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LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY jiaotong IS
PORT ( clk, stby, test,rst: IN STD_LOGIC;
r1, r2, y1, y2, g1, g2: OUT STD_LOGIC);
END jiaotong;
ARCHITECTURE behavior OF jiaotong IS
CONSTANT timeMAX : INTEGER := 45;
CONSTANT timeRG : INTEGER := 30;
CONSTANT timeRY : INTEGER := 5;
CONSTANT timeGR : INTEGER := 45;
CONSTANT timeYR : INTEGER := 5;
CONSTANT timeTEST : INTEGER := 1;
TYPE state IS (RG, RY, GR, YR, YY);
SIGNAL pr_state, nx_state: state;
SIGNAL time : INTEGER RANGE 0 TO timeMAX;
BEGIN
PROCESS (clk, stby)
VARIABLE count : INTEGER RANGE 0 TO timeMAX;
BEGIN
If (rst=1)then
pr_state=RG;
count:=0;
elsif (stby=1) THEN
pr_state = YY;
count := 0;
ELSIF (clkEVENT AND clk=1) THEN
count := count + 1;
IF (count = time) THEN
pr_state = nx_state;
count := 0;
END IF;
END IF;
END PROCESS;
PROCESS (pr_state, test)
BEGIN
CASE pr_state IS
WHEN RG =
r1=1; r2=0; y1=0; y2=0; g1=0; g2=1;
nx_state = RY;
IF (test=0) THEN time = timeRG;
ELSE time = timeTEST;
END IF;
WHEN RY =
r1=1; r2=0; y1=0; y2=1; g1=0; g2=0;
nx_state = GR;
IF (test=0) THEN time = timeRY;
ELSE time = timeTEST;
END IF;
WHEN GR =
r1=0; r2=1; y1=0; y2=0; g1=1; g2=0;
nx_state = YR;
IF (test=0) THEN time = timeGR;
ELSE time = timeTEST;
END IF;
WHEN YR =
r1=0; r2=1; y1=1; y2=0; g1=0; g2=0;
nx_state = RG;
IF (test=0) THEN time = timeYR;
ELSE time = timeTEST;
END IF;
WHEN YY =
r1=0; r2=0; y1=1; y2=1; g1=0; g2=0;
nx_state = RY;
END CASE;
END PROCESS;
END behavior;
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