触发器和时序逻辑电路备.pptxVIP

返回;21.1双稳态触发器; 电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。;21.1 双稳态触发器;;;若原状态：;时;若原状态：;若原状态：;(4)输入RD=0, SD=0时;;基本RS触发器的特点;;R-S触发器应用举例: 单脉冲发生器;R-S触发器应用举例: 单脉冲发生器;波形图;练习与思考;2. 可控 RS 触发器;当CP=0时;当 CP = 1 时;当 C P= 1 时;1;1;可控RS状态表;例：画出可控 R－S 触发器的输出波形;工作原理;存在问题???;结 论 ;21.1.2 主从JK触发器;2. 工作原理;1;0;;0;0;0;0;;3. JK触发器的逻辑功能;;例：JK 触发器工作波形;练习与思考;基本R-S触发器;;;D触发器状态表;例：D 触发器工作波形图;D触发器应用举例: 用D触发器 将一个时钟进行2分频.;用2个2分频器级联组成一个4分频器;(1) 集成双D触发器74LS74;(2) 集成4D触发器74LS175;;(3) 集成8D触发器;题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的 初始状态=0.;;课堂练习(续);22.1.4 触发器逻辑功能的转换;2. 将JK触发器转换为 T 触发器;3. 将 D 触发器转换为 T′触发器;;;基本R-S 触发器特点:;逻 辑 符 号;逻辑功能表;结 论 ;;4维持阻塞型D触发器的引脚功能;维持阻塞型D触发器的引脚功能(续);21.2 寄存器;21.2.1 数码寄存器 1.一步（单拍）接收4位数据寄存器;;21.2.2 移位寄存器;寄存数码;1;左移寄存器波形图;四位左移移位寄存器状态表;;R—右移串行输入数据端;寄存器分类;2.3 计数器;关于计数器的几点说明：;21.3.1 二进制计数器;（1）由主从型JK触发器组成的三位异步二进制加法计数器;;异步二进制加法器工作波形;Q3;用D触发器构成三位二进制异步加法器;;F0每输入一个时钟脉冲翻转 F1在Q0由0变1时翻转 F2在Q1由0变1时翻转;异步二进制计数器总结：;2. 同步二进制加法计数器;;四位二进制同步加法计数器级间连接的逻辑关系;三位同步二进制加法计数器;;74LS161四位同步二进制计数器外引线排列图;— 计数控制端：当两者或任一为低电平，计数器保持原态；两者同时为高电平，计数；;74LS161功能表;十进制计数器： 计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。;;;;74LS160同步十进制计数器 外引线排列图;— 计数控制端：当两者或任一为低电平，计数器保持原态；两者同时为高电平，计数；;2、异步十进制计数器;逻辑功能及外引线排列;逻辑功能及外引线排列;逻辑功能及外引线排列;;;CT74LS290 功能表;电路的前部分的逻辑功能,说明其用处。 设初始状态为“000”。;解：1. 写出各触发器 J、K端和C端的逻辑表达式;0;异步五进制计数器工作波形;;解：当初始状态为“0000”时， 各触发器J、K端和C端的电平为;;;;21.3.3 N进制计数器;用一片CT74LS290构成十以内的任意进制计数器;例：六进制计数器;;二片CT74LS290可构成100以内的计数器;有两个二-五-十进制计数器， 高电平清零;;74LS160功能表;例：用一片74LS160构成七进制、六进制计数器;;例3：反馈预置法;CP_ — 减法脉冲输入端;CT74LS192功能表;例：用一片CT74LS192构成五进制计数器;利用已有的集成计数器构成任意进制计数器的方法 通常有三种:;异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。;60进制计数器; 设电路的初始状态为Q0Q1Q2=000 ，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。;计数器;由74LS194构成的能自启动的4位环形计数器; 电路中由两个与非门构成单脉冲发生器，计数器74LS161对其产生的脉冲进行计数，计数结果送入字符译码器并驱动数码管，使之显示单脉冲发生器产生的脉冲个数。 ;双稳态触发器：有两个稳定状态；从一个稳定状态翻转为另一个稳定状态必须靠信号脉冲触发，脉冲消失后，稳定状态能一直保持下去。;VA;