Verilog硬件描述语言 代码规范 .pptVIP

如果多个不同的状态值有相同的执行语句，可以用逗号将各个状态隔开。 例3-43: case(select) 2b00 : data_out = data_in1; 2b01 : data_out = data_in2; 2b10 : data_out = data_in3; 2b11 : data_out = data_in4; 2b0x,2bx0,2b1x,2bx1,2bxx: data_out = 4bxxxx; 2b0z,2bz0,2b1z,2bz1,2bzz: data_out = 4bzzzz; default ：$display(the control signal is invalid); endcase 建议在case语句中最好加入default分支 3.4.5 循环语句 循环语句只能在initial,always块中使用。 下面介绍常用的循环句：for、forever、repeat和while * for语句 语句格式： for(表达式1；表达式2；表达式3) 语句； * 初始条件表达式 循环终止条件 改变循环控制变量的赋值语句 语句执行过程 例3-44：用for语句对存储器组进行初始化。 reg[7:0] my_memory[511:0]; integer i; initial begin for(i=0; i512; i=i+1) my_memory[i]= 8’b0; end * 例： initial begin for(i=0;i32;i=i+2) stage[i] = 0; for(i=1;i32;i=i+2) state[i]=1; end * 实现了： 所有偶元素初始化为0 所有奇元素初始化为1 for 循环一般用于具有固定开始和结束条件的循环，如果只有一个执行循环的条件，最好还是用while循环 * while语句 语句格式： while(条件表达式) 语句 语句执行过程 先求解条件表达式的值，如果值为真（等于1），执行内嵌的执行语句（组），否则结束循环。 如果一开始就不满足条件表达式，则循环 不执行。 * 例3-45：用while语句求从1加到100的值，加法完成后打印结果 module count(clk, data_out); input clk; output[12:0] data_out; reg [12:0] data_out; integer j; initial //data_out和 j赋初值为0 begin data_out = 0; j = 0; end always @ (posedge clk) begin while(j=100) begin data_out = data_out + j; j= j+1; end $display (the sum is %d,j= %d,data_out,j); end endmodule 语句格式： forever 语句； 表示永久循环，无条件地无限次执行其后的语句，相当于while(1)，直到遇到系统任务$finish或$stop 不能独立写在程序中，必须写在initial 结构中。 * forever语句 例3-46：使用forever语句生成一个周期为20个时间单位的时钟信号。 reg clock; initial begin clock = 0; forever #10 clock = ~ clock; end * repeat语句 语句格式： repeat(表达式) 语句 repeat语句执行其表达式所确定的固定次数的循环操作。 其表达式通常是常数，也可以是一个变量，或者一个信号，如果是变量或者信号，循环次数是循环开始时刻变量或信号的值，而不是循环执行期间的值 * module mux(data_in1,data_in2,data_out); input [3:0] data_in1,data_in2; output[7:0] data_out; reg [7:0] data_out; reg[7:0] data_in1_shift,data_in2_shift; initial begin data_in1_shift = data_in1;da