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6． 不完整的 IF 语句，其综合结果可实现________。 一、 山东大学电子设计自动化试卷 选择题：（20 分）  时序电路 双向控制电路 条件相或的逻辑电路 三态控制电路 1． 下列是 EDA 技术应用时涉及的步骤： A. 原理图/HDL 文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合 请选择合适的项构成基于 EDA 软件的 FPGA / CPLD 设计流程： A → _________ → _________ → _________ → _________ → E 7． 在一个 VHDL 设计中 Idata 是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误 的。 idata = idata = b0000_1111; idata = XAB; 2． PLD 的可编程主要基于 A. LUT 结构  或者 B. 乘积项结构： D. idata = 1601; 请指出下列两种可编程逻辑基于的可编程结构： FPGA 基于 ___________ CPLD 基于 ____________ 3． 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。 8． 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是_______。 A. if clkevent and clk = ‘1’ then if falling_edge(clk) then if clk’event and clk = ‘0’ then if clk’stable and not clk = ‘1’ then 对于 A. FPGA B. CPLD 两类器件： 9． 请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于_______ 一位热码 状态机编码方式 适合于 顺序编码 状态机编码方式 适合于 _________ _________ 器件； 器件； A. FPGA B. CPLD C. CPU D.GAL 三、EDA 名词解释，（10 分） 4． 下列优化方法中那两种是速度优化方法：______________、______ 写出下列缩写的中文（或者英文）含义： 1. ASIC A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化 2. FPGA 单项选择题： 5． 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； 在下面对综合的描述中，_________是错误的。 A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； LUT EDA IP SOPC 简要解释 JTAG，指出 JTAG 的用途 C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系 不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关； 第 1 页  共 5 页 三、VHDL 程序填空：（10 分） 下面程序是 8 位通用寄存器的 VHDL 描述，试补充完整。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee. .ALL; ENTITY unicntr IS PORT(clock, serinl, serinr : IN Std_logic; --serial inputs mode : IN Std_logic_vector(2 DOWNTO 0); --mode control datain : IN ; --parallel inputs dataout : Std_logic_vector(7 DOWNTO 0)); --parallel outputs END unicntr; ARCHITECTURE bhv OF IS SIGNAL int_reg : Std_logic_vector(7 DOWNTO 0); BEGIN PROCESS( ,datain,serinl,serinr) BEGIN IF rising_edge(clock) THEN CASE mode IS WHEN 000 = int_reg = ; --reset WHEN 001 = int_reg = datain; --parallel load WHEN 010 = int_reg = int_reg + 1; --count up WHEN 011 = int_reg = int_reg - 1; --count d