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数电课程设计报告 第一章 设计背景与要求 设计要求 第二章 系统概述 2.1 设计思想与方案选择 2.2 各功能块的组成 2.3 工作原理 第三章 单元电路设计与分析 3.1 各单元电路的选择 3.2 设计及工作原理分析 第四章 电路的组构与调试 4.1 遇到的主要问题 4.2 现象记录及原因分析 4.3 解决措施及效果 4.4 功能的测试方法，步骤，记录的数据 第五章 结束语 5.1 对设计题目的结论性意见及进一步改进的意向说明 5.2 总结设计的收获与体会 附图（电路总图及各个模块详图） 参考文献 第一章 设计背景与要求 一．设计背景与要求 在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能 给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计 时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具 有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路， 包括了组合逻辑电路和时序电路。 设计一个简易数字钟，具有整点报时和校时功能。 以四位 LED 数码管显示时、分，时为二十四进制。 时、分显示数字之间以小数点间隔，小数点以 1Hz 频率、50%占空比 的亮、灭规律表示秒计时。 整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响 4 次， 响 1s、停 1s，直到整点前一秒以高频响 1s，整点时结束。 才用两个按键分别控制“校时”或“校分”。按下校时键时，是显示 值以 0~23 循环变化；按下“校分”键时，分显示值以 0~59 循环变化，但时显 示值不能变化。 二．设计要求 电子技术是一门实践性很强的课程，加强工程训练，特别是技能的培养，对 于培养学生的素质和能力具有十分重要的作用。在电子信息类本科教学中，课程设 计是一个重要的实践环节，它包括选择课题、电子电路设计、组装、调试和编写总 结报告等实践内容。通过本次简易数字钟的设计，初步掌握电子线路的设计、组装及 调试方法。即根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过 组装调试等实践活动，使电路达到性能要求。 第二章 系统概述 2.1 设计思想与方案选择 方案一 ，利用数字电路中学习的六十进制和二十四进制计数器和三八译 码器来实现数字中的时间显示。 方案二，利用 AT89S51 单片机和 74HC573 八位锁存器以及利用 C 语言 对 AT89S51 进行编程来实现数字钟的时间显示。 由于方案一通过数电的学习我们都比较熟悉，而方案二比较复杂，涉及 到比较多我们没学过的内容，所以选择方案一来实施。 简易数字钟电路主体部分是三个计数器，秒、分计数器采用六十进制计 数器，而时计数器采用二十四进制计数器，其中分、时计数器的计数脉 冲由 校正按键控制选择秒、分计数器的溢出信号或校正 10Hz 计数信号。计数器的 输出通过七段译码后显示，同时通过数值判断电路控制蜂鸣器报时。 2.2 各功能块的组成 分频模块，60 进制计数器模块，24 进制计数器模块，4 位显示译码模块， 正点报时电路模块，脉冲按键消抖动处理模块 2.3 工作原理 ．简易数字钟的基本工作原理是对 1Hz 标准频率（秒脉冲）进行计数。 当秒脉冲个数累计满 60 后产生一个分计数脉冲，而分计数脉冲累计满 60 后产 生一个时计数脉冲，电路主要由 3 个计数器构成，秒计数和分计数为六十进制， 时计数为二十四进制。将 FPGA 开发装置上的基准时钟 OSC 作为输入信号通过 设计好的分频器分成 1Hz~10MHz8 个 10 倍频脉冲信号。1Hz 的脉冲作为秒计 数器的输入，这样实现了一个基本的计时装置。通过 4 位显示译码模块，可以 显示出时间。时间的显示范围为 00 时 00 分~23 时 59 分。 ．当需要调整时间时，可使用数字钟的时校正和分校正进行调整，数 字钟中时、分计数器都有两个计数脉冲信号源，正常工作状态时分别为时脉冲 和分脉冲；校正状态时都为 5~10Hz 的校正脉冲。这两种状态的切换由脉冲按 键控制选择器的 S 端来实现。为了更准确的设定时间，需要对脉冲按键进消抖 动处理。 三．电路在整点前 10 秒钟内开始控制蜂鸣器报时，可采用数字比较器或 逻辑门判断分、秒计数器的状态码值，以不同频率的脉冲控制蜂鸣器的鸣响。 第三章 3.1 各单元电路的选择  单元电路设计与分析 （1）分频模块，设计一个 8 级倍率为 10 的分频电路，输出频率分别为 1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8 组占空比为 50%的脉冲信号。 60 进制计数器模块，采用两片 74161 级联。 24 进制计数器模块，采用两片 74161 级联。 4 位显示译码模块，由分频器，计数器，数据选择器