用verilog HDL语言设计可逆计数器。.docVIP

下载本文档

46
0
约小于1千字
约 3页
2020-04-15 发布于江西
举报
版权申诉

用verilog HDL语言设计可逆计数器。.doc

1、本文档共3页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

西安邮电学院实验报告书系部名称：电子工程学院学生姓名： xxx 专业名称： xxxx 班级： xxxx 实验时间： 2011 年11月17日实验目的：掌握可逆计数器的工作原理。学习用verilog HDL语言设计可逆计数器。实验设备：计算机一台，TD-EDA实验箱一台实验内容：用verilog HDL语言设计可逆计数器并进行仿真、引脚分配及下载到电路开发板进行功能验证。四、实验程序： module keni8(clk,enable,sum,col); input clk,enable; output[7:0] sum; reg[7:0] sum; output col; reg col; always @(posedge clk ) if(enable==1) sum=sum+1; else if(enable==0) sum=sum-1; else if(sum = 8) begin sum=0; col=1; end endmodule 运行结果：实验心得： 1、在编程过程中，需小心谨慎，特别是注意标点符号的标注。 2、实验结果有一定的延时。 3、实验前需对TD-EDA实验箱进行了解，这样可以使实验更有效率。