触发器－逻辑电路的记忆元件定义和分类.pptVIP

* * 介绍三种基本触发器：SR Latch、Latch、edge-triggered flip-flops。 触发器的共同特点 * * 基本概念 * * R=0，S=0导致状态非法，且不能同时撤除，否则会导致状态不定（由延时决定，先接收1的门的输出端决定另一个互补输出端） * * 功能说明 交叉耦合 利用与或非门的性质，E=1时，与或非门的输入至少有一个为1，实现交叉耦合的断开。 * * Ｅ＝１（约定电平）时接收，而Ｅ非约定电平时Hold． 在Hold期间改变输入可屏蔽尖峰 * * 不可采用的交叉耦合结构实例 “不要一个门一根线的分析，最蹩脚的方法，水平不高” * * 不可采用的交叉耦合结构 简化为右图形式 * * 改进型，平衡门延迟 避免了尖峰 仍是电位触发器。（E=1时，Q=D * * 跳变：正跳变或者负跳变 cp=0,cp=1时状态保持不变 * * 同是D功能，但触发方式不同，结果很不同 so 触发方式是重要的。 * * 正边沿D触发器的内部结构图 * * 正边沿D触发器的内部结构图 * * CP=1期间，分两种情况讨论： --如果cp↑使门4输出为“0”,门3输出为“1”,即cp↑时,D=1. 门4的“0”输出立即被门4.6组成的基本FFⅡ接收,从而维持门4输出为“0”; 此外,基本FFⅡ的门4输出还和基本FFⅢ的门3相连,从而阻D对门3输入的影响,从而维持门3的“0”输出. --若cp↑使门4输出为“1”,门3输出为“0”,即cp↑时D=0. 门3的“0”输出立即被基本FFⅢ接收,从而维持门3输出为“0”.此外,门5还和门6相连,门5及门4的“1”输出,又保证门4输出为“0” * * CP=1期间，分两种情况讨论： --如果cp↑使门4输出为“0”,门3输出为“1”,即cp↑时,D=1. 门4的“0”输出立即被门4.6组成的基本FFⅡ接收,从而维持门4输出为“0”; 此外,基本FFⅡ的门4输出还和基本FFⅢ的门3相连,从而阻D对门3输入的影响,从而维持门3的“0”输出. --若cp↑使门4输出为“1”,门3输出为“0”,即cp↑时D=0. 门3的“0”输出立即被基本FFⅢ接收,从而维持门3输出为“0”.此外,门5还和门6相连,门5及门4的“1”输出,又保证门4输出为“0” * * 异步置0的原理 CP=0,门3、4输出均为1 CP=1， * * 理解“直接”的含义，异步置零 * * 利用加法器说明Delay FF要延迟一周期才能得到结果 * * Latch即时可得 Delay FF延迟一拍才接收到结果。 D-FF的D指的是Delay而不是Data，尽管它仍然是D功能 * * Q一直是确定的，不同于Latch * * 两者的共同点 * * 每改变一次CP，Q翻转一次 * * 可以实现串行输入，并行输出 * * 时钟到输出的传输延迟 D触发器和锁存器的比较(1) 例: 4位锁存器和D触发器同时接收加法器的结果， 但是两种触发器的输出不同。 D0 Q0 D1 Q1 D2 Q2 D3 E Q3 F0 F1 F2 E F3 A0-3 B0-3 D0 Q0 D1 Q1 D2 Q2 D3 CP Q3 CP adder 4 Latch 4 Delay-FF D触发器和锁存器的比较(2) Ai Bi CP Fi Qi(锁存器) Qi(D-FF) 锁存器是即时可得,D触发器要延迟一拍才接收到结果。因此D触发器指得是Delay (延迟)，而不是Data。 D触发器和锁存器的比较(3) 对于锁存器：E=1来到时，D可以不确定；但E=1快结束时，D必须确定 E D Q 不确定 可用 D触发器和锁存器的比较(4) 对于D触发器：时钟CP正跳变到来的时候，D必须确定。 CP D Q D可不确定 D可以变化 D不能变化 D触发器和锁存器的比较(5) 两者使用中都应合理安排好E/CP与D的配合关系, 可以躲开D端干扰。 D触发器的数据一定要比CP先来，但可以先撤，不会影响触发器状态！ 电位触发器的数据可以比E晚来，但不能早撤，否则就要影响触发器状态！ D触发器和锁存器的比较(6) D触发器可以用作计数器、寄存器等 锁存器只能当作寄存器 D CP Q D E Q 锁存器做计数器要严格控制E＝1的宽度，否则就会一个脉冲计数多次。 Q E D Q CP D E 锁存器计数存在空翻现象，计数脉冲如果宽了，会计数多次 D触发器计数无空翻问题，一个计数脉冲只反转