时钟抖动测量.docVIP

lingyuntian得个人空间 \o 复制地址 copy \o 加入收藏 Bookmark 个人博客 好友 专业论坛 留言 空间管理您得位置:? 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气得电子工程师资料分享平台??? lingyuntian得个人空间??? 日志 信号完整性分析基础系列之九——时钟得抖动测量与分析 上一篇?/? 下一篇??2011-04-11 15:02:36 / 个人分类： 高速信号设计 查瞧( 1347 )?/? 评论( 0 )?/? 评分(?0?/?0?) 信号完整性分析基础系列之九 ??????????????——时钟得抖动测量与分析 ?????????????????????????????????????????张昌骏??美国力科公司深圳代表处? ? 摘要：本文简要介绍了时钟得抖动定义、各种抖动得应用范围、抖动得分解与基于示波器得测量与分析方法。 ? 关键词：时钟，抖动测量，抖动分析，相位噪声，实时示波器 ? 时钟就是广泛用于计算机、通讯、消费电子产品得元器件，包括晶体振荡器与锁相环，主要用于系统收发数据得同步与锁存。如果时钟信号到达接收端时抖动较大，可能出现：并行总线中数据信号得建立与保持时间余量不够、串行信号接收端误码率高、系统不稳定等现象，因此时钟抖动得测量与分析非常重要。 ? 时钟抖动得分类与定义 ? 时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）与相邻周期抖动（cycle to cycle jitter）三种抖动。 TIE又称为phase jitter，就是信号在电平转换时，其边沿与理想时间位置得偏移量。理想时间位置可以从待测试时钟中恢复，或来自于其她参考时钟。Period Jitter就是多个周期内对时钟周期得变化进行统计与测量得结果。Cycle to cycle jitter就是时钟相邻周期得周期差值进行统计与测量得结果。 对于每一种时钟抖动进行统计与测量，可以得到其抖动得峰峰值与RMS值（有效值），峰峰值就是所有样本中得抖动得最大值减去最小值，而RMS值就是所有样本统计后得标准偏差。如下图1为某100M时钟得TIE、Period Jitter、Cycle to Cycle jitter得峰峰值与RMS值得计算方法。 图 1：三种时钟抖动得计算方法 ? 时钟抖动得应用范围 ? 图2：收发器TX端示意图 在三种时钟抖动中，在不同得应用范围需要重点测量与分析某类时钟抖动。TIE抖动就是最常用得抖动指标，在很多芯片得数据手册上通常都规定了时钟TIE抖动得要求。对于串行收发器得参考时钟，通常测量其TIE抖动。如下图2所示，在2、5Gbps得串行收发器芯片得发送端，参100MHz，锁相环25倍频到2、5GHz后，为Serializer（并行转串行电路）提供时钟。当参考时钟抖动减小时，TX输出得串行数据得抖动随之减小，因此，需要测量该参考时钟得TIE抖动。另外，用于射频电路得时钟通常也需测量其TIE抖动（相位抖动）。 考时钟为 ? 图3：共同时钟总线时序示意图 在并行总线系统中，通常重点关注period jitter与cycle to cycle jitter。比如在共同时钟总线（common clock bus）中（如图3所示），完整得数据传输需要两个时钟脉冲，第一个脉冲用于把数据IO Buffer，第二个脉冲将数据锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟（flight time）过大时，数据得建立时间不够，传输延迟过小时，数据得保持时间不够；同理，当这一个时钟得周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。可见，时钟周期得变化直接影响建立保持时间，需要测量period jitter与cycle to cycle jitter。关于共同时钟总线得时序分析得详细讲解，请参考Stephen H、 Hall、Garrett W、 Hall与James A、 McCall写得信号完整性分析书籍：《High-Speed Digital System Design》。 锁存到发送芯片得 ? 另外一种常见得并行电路－源同步总线（Source Synchronous bus），通常也重点测量period jitter与cycle to cycle jitter。比如DDR2就属于源同步总线，在Intel?DDR2 667/800 JEDEC Specification Addendum规范中定义了时钟得抖动测试包括周期抖动与相邻周期抖动，分别如表格1中tJIT(per)与tJIT(cc)，此外，还需要测量N