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第三篇 第 4 章习题 ？题 3.4.1 优先编码器 74 HC14 7 的功能表如表题 3.4.1 所示，试用 74HC147 和适当的门构成输入为低有效的 I ～ I ，输出为 8421 BCD 码的 0 9 编码器。 表题 3.4.1 优先编码器 74HC147 功能表 输入 输出 I 1 I 2 I 3 I 4 I 5 I 6 I 7 I 8 I 9 Y 3 Y 2 Y 1 Y 0 H H H H H H H H H H H H H × × × × × × × × L L H H L × × × × × × × L H L H H H × × × × × × L H H H L L L × × × × × L H H H H L L H × × × × L H H H H H L H L × × × L H H H H H H L H H × × L H H H H H H H H L L × × H H H H H H H H H L H L H H H H H H H H H H H L 解： 题 3.4.2 用双2线-4线译码器74LS139 及最少量的与非门实现下列逻辑 函数。 (译码器功能表见教材图 3.3.4，图 3.4.2 是简化逻辑图)。 Z ( , B, ) ? C ? AB ? A C A 1 C Z ? AB ? AC ? 2 BC 图题 3.4.2 119 解： 把 2/4译码器先连接成 3/8译码器，然后实现二个逻辑函数，根据二 个逻辑函数，连接出电路如图所示： Z1 ? ABC ? ABC ? ABC ? ABC ? ABC ABC ABC ABC ? Y Y Y Y 2 0 4 7 Z2 ? ABC ? ABC ? ABC ? ABC ? ABC ABC ABC ABC ? Y Y Y Y 3 5 6 7 题 3.4.3 试用 74LS138 型 3 线-8 线译码器设计一个地址译码器，地址译 码器的地址范围为 00～3F。(可适当加其它逻辑门电路)。 解： 由于地址译码器的范围为 00～3F(十六进制数)，实际上是 64个地址， 因此，可用地址扩展的方法来实现，把 3/8扩展成 4/16，再扩展成 6/64译 码即可。采用分级译码后连接成的电路如图所示。 120 题 3.4.4 设 X 和 Y 分别为 2 位二进制数，试用最少量的半加器和与门 实现 Z=XY 运算。 解：由于 X 、Y 是二位的二进制数，则 算，则有： X ? 1a ,Y ? b b ，根据直式运 a 0 1 0 X ? a Y ? b 1a 0 1b 0 a 1b 0 a 0b 0 a1b 1 a 0b 1 可得每位的输出函数如下， S0 ? a b ,S ? a b ? a b ,S ? a b ?c ,S ? c . 0 0 1 1 0 0 1 2 1 1 1 3 2 121 电路图为: 题 3.4.5 试用一个 4 位二进制加法器及异或门实现 4 位二进制减法运 算，并要求画出逻辑图。4 位二进制加法器的简化逻辑图如图题 3.4.5 所示 图题 3.4.5 解：该二进制减法应该是被减数大于减数的情况，其它情况不在此例。 将被减数的补码加上减数的补码求得： 在四位二进制加法器的一个加数输入端( A )输入被减数的补码 3 A A A 2 1 0 （正数的补码就是原码），另一个加数输入端( B3 B B B )加入四位减数的 2 1 0 补码，则就得到减法运算，输出为结果的补码（由于被减数大于减数，则结 果就是一个正数）。注意：这里减数的补码是减数的反码加 1后得到的。 122 题 3.4.6 试用并行 4 位加法器连接成将余三码转换成 8421BCD 代码的 解： 解题思路为只要将余三码作为四位加法器的加数输入，把 8421BCD 码 作结果输出，找出另外一个四位的加数是多大时，才是对应的 8421BCD 码， 从而求出四位加数的每位函数式，便可画出电路图。 转换电路真值表如下： 四位余三码 加 数 8421BCD码输出 A3 A2 A1 A0 B3 B2 B1 B0 Y3 Y2 Y1 Y0 0 0 1 1 1 1 0 1 0 0 0 0 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 0 1 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 0 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 1 0 1 1 0 0 0 1 1 0 0 1 1 0 1 1 0 0 1 由真值表可见，在加法器的加数输入端输入余三码，在被