利用SRAM设计一个FIFO.docVIP

292 练习十二 利用 SRAM 设计一个 FIFO　 在本练习中,要求同学利用练习十一中提供的 SRAM 模型,设计 SRAM 读写控制逻辑, 使 SRAM 的行为对用户表现为一个 FIFO (先进先出存储器 。 　 1 设计要求:　 本练习要求同学设计的 FIFO 为同步 FIFO,即对 FIFO 的读/写使用同一个时钟。该 FIFO 应当提供用户读使能(fiford和写使能(fifowr输入控制信号,并输出指示 FIFO 状态的 非 空 (nempty 和 非 满 (nfull信号, FIFO 的输入、输出数据使用各自的数据总线:in_data 和 2 FIFO 接口的设计思路 FIFO 的数据读写操作与 SRAM 的数据读写操作基本上相同,只是 FIFO 没有地址。所 以用 SRAM 实现 FIFO 的关键点是如何产生正确的 SRAM 地址。 我们可以借用软件中的方法, 将 FIFO 抽象为环形数组, 并用两个指针:读 指 针 (fifo_rp 和写指针(fifo_wp控制对该环形数组的读写。其中,读指针 fifo_rp指向下一次读操作所 要读取的单元,并且每完成一次读操作, fifo_rp加一;写指针 fifo_wp则指向下一次写操作 时存放数据的单元,并且每完成一次写操作, fifo_wp加一。由 fifo_rp和 fifo_wp的定义易 知 , 当 FIFO 被读