FPGA实验1_原理图输入与仿真及由原理图生成元器件模块实验.docVIP

实验一、原理图输入与仿真及由原理图生成元器件模块实验 实验容 完成所给原理图的设计输入。 对已完成的原理图进行Verilog转换和仿真测试。 学习观察器件下级原理图及由原理图生成模块的方法。 一位全加法器的原理图设计输入、仿真测试及Verilog转换。 图1.1 全加器原理图 表1－1 A B Cin Sum Cout 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 1 1 1 0 1 1 1 新建一个项目名为LAB项目，点击菜单Project?New Source，选择添加类型为Schematic（参见图1.2——图1.4），完成如图1.1原理图的设计输入。 图1.2创建新工程 图1.3 设置工程属性 图1.4 新建原理图输入 添加测试代码，新建用XST或ModelSim Simulator 进行仿真测试（参见图1.5——图1.9），将仿真结果填入一位全加法器真值表1－1中。 图1.5 添加测试模块 图1.6 关联被测试模块 图1.7 添加激励测试代码 图1.8 检查语法后点击仿真 图1.9 仿真结果 确认项目的属性中preferred language 为Verilog，利用生成器将原理图转换为Verilog描述的语言。（如图1-10所示） 图1.10 将原理图转换为symbol，以便能在其他原理图中使用。（如图1-11所