FPGA四种路径添加时序约束方法.pdfVIP

在给 FPGA做逻辑综合和布局布线时，需要在工具中设定时序的 约束。 通常，在 FPGA设计工具中都 FPGA中包含有 4种路径：从输入 端口到寄存器， 从寄存器到寄存器， 从寄存器到输出，从输入到输出 的纯组合逻辑。 通常，需要对这几种路径分别进行约束，以便使设 计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。 1、从输入端口到寄存器： 这种路径的约束是为了让 FPGA设计工具能够尽可能的优化从输入端口到第一级 寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到 FPGA 的信号。约束名称： input delay. 约束条件的影响主要有 4个因素：外部芯片 的 Tco，电路板上信号延迟 Tpd，FPGA的 Tsu, 时钟延迟 Tclk. Tco 的参数通常 需要查外部芯片的数据手册。计算公式： input delay = Tco+Tpd+Tsu-Tclk. FPGA的 Tsu 也需要查 FPGA芯片的手册。 F