计算机维修技术第3版第05章内存系统结构与故障维修2013.ppt

5.3.1 内存条接口形式与信号 3 ． DDR3 内存条主要信号引脚 数据总线（ DQ0 – DQ63 ）： 64 地址总线（ A0 – A13 ）： 14 Bank 地址选择（ BA0 – BA2 ）： 3 Rank 地址选择（ S0# – S1# ）： 2 行地址选通（ RAS ）； 1 列地址选通（ CAS ）： 1 写允许（ WE# ）； 1 数据掩码（ DM0 – DM7 ）： 8 电源（ VDD ）： 24 地线（ VSS ）： 59 时钟： 4 共计 240 根信号线。 5.3.2 内存主要技术参数 1 ．内存的内部时钟频率和外部时钟频率 内存频率指标 核心频率：内存内部存储单元（ Cell ）的工作频率； I/O 频率：内存输入 / 输出（ I/O ）缓存的传输频率； 数据传输频率：内存在总线上的数据传输速率。 5.1.3 存储单元工作原理 SRAM 存储单元结构 5.1.3 存储单元工作原理 SRAM 芯片半导体电路（放大） 5.1.3 存储单元工作原理 【补充】 SRAM 不需要周期性刷新； 因此 SRAM 功率消耗比 DRAM 低； CPU 内部的 Cache 采用 SRAM 作为存储单元； DRAM 与 SRAM 的性能差别在缩小。 SRAM 是对晶体管锁存器进行读写； DRAM 是对存储器电容进行读写。 SDRAM 属于 DRAM ，它不是 SRAM 。 5.1.4 内存芯片阵列结构 1 ．逻辑存储阵列组（ Bank ） 内存芯片结构：采用 “ 存储阵列 ” （ Bank ）结构。 存储阵列寻址： 先指定存储块（ Bank ）； 再指定行号和列号，就可以准确找到存储单元。 5.1.4 内存芯片阵列结构 Bank 的大小 由于技术和成本等原因，不能做一个全内存容量的 Bank ； 单一的 Bank 将会造成严重的寻址冲突。 DDR1 内存芯片中的 Bank 为 2 或 4 个； DDR2 内存芯片中的 Bank 为 4 或 8 个； DDR3 中 Bank 为 8 或 16 个。 5.1.4 内存芯片阵列结构 2 ．物理存储阵列组（ Rank ） 内存总线位宽 CPU 内部寄存器和前端总线为 64 位； 如果内存系统一次传输 64 位数据， CPU 就不需要等待； 内存控制器（北桥或 CPU 内）位宽为 64 位。 计算机最大内存 北桥芯片内部带有内存控制器，因此内存的一些重要参数也 由芯片组决定。如主板的最大内容容量，单条内存容量等。 32 位系统的最大物理寻址能力支持到 4GB 内存。 64 位 CPU 可以使用大内存，但是需要主板和操作系统的支持。 部分 64 位 CPU 集成了内存控制器，因此支持最大内存容量也 就由 CPU 、主板和操作系统来决定。 5.1.4 内存芯片阵列结构 物理阵列（ Rank ） 64 位位宽的一组内存芯片存储单元称为 1 个 Rank 。 内存芯片的位宽较小，需要用多个芯片构成一个内存 条。 1 个 Rank 1 个 Bank 5.4.2 内存条信号测试点 内存 【补充】内存总线布线 5.1.5 内存的读写与刷新 1 ．内存数据的读取过程 首先进行列地址选定（ CAS ）； 准备数据 I/O 通道，将数据输出到内存总线上。 从 CAS 与读命令发出，到第一次数据输出的时间定义 为 CL （列地址选通潜伏期）。 存储单元的电容很小，读取的信号要经过放大才能识 别。 一个 Bank 对应一个读出放大器（ S-AMP ）通道。 WE# 有效时为写入命令； WE# 无效时就是读取命令 。 读操作形式有：顺序读，随机读，突发读，读 - 写，读 - 预充电，读 - 状态中止等。 5.1.5 内存的读写与刷新 读操作 DRAM 的读操作是一个放电过程； 状态为 “1” 的电容在读操作后，会因为放电而变为逻辑 “ 0 ”； 为了保证数据的可靠性，需要对存储单元原有数据进 行重写； 重写任务由读出放大器（ S-AMP ）完成。 读操作时，读出放大器会保持数据的逻辑状态，再次 读取同一数据时，它直接发送，不用再进行新的寻址。 5.1.5 内存的读写与刷新 2 ．内存数据的写入过程 DRAM 写操作是一个充电过程 。 写操作与读过程基本相同； 只是在列寻址时， WE# 为有效状态； 行寻址与列寻址的时序与