verilog_简单交通灯实现.doc

简易交通控制器 设计要求 设计一个交通控制器，用LED显示灯来表示交通状态，并以七段数码管显示器显示当前状态剩余秒数，具体要求如下： 主干道绿灯亮时，支干道红灯亮，反之依然，二者交替允许通过；主干道每次放行35s，支干道25s；每次由绿灯变为红灯过程中，黄灯亮作为过度，黄灯亮5s； 能实现正常的倒计时显示功能； 能实现总体清零功能，计数器由初始状态开始计数，对应状态的指示灯亮； 能实现特殊状态的功能的显示，进入特殊状态时，东—西、南—北均显示红灯状态； 设计原理图 程序如下 module jiao_tong(clk,jin,ra,ya,ga,rb,yb,gb,seg7,scan); input clk,jin; output ra,ya,ga,rb,yb,gb; output[7:0] scan; output[7:0] seg7; reg ra,ya,ga,rb,yb,gb; reg[7:0] scan; reg[7:0] seg7; reg[1:0] state,next_state; parameter state0=2b00,state1=2b01,state2=2b10,state3=2b11; reg clk1khz,clk1hz; reg[3:0] one,ten; reg[1:0] cnt; reg[3:0] data; reg[7:0] seg7_temp; reg r1,r2,g1,g2,y1,y2; reg[14:0] count1; reg[8:0] count2; reg a; reg[3:0] qh,ql; initial scan=8 always @(posedge clk) begin if(count1==d25000) begin clk1khz=~clk1khz;count1=0;end else begin count1=count1+1b1;end end always @(posedge clk1khz) begin if(count2==d500) begin clk1hz=~clk1hz;count2=0;end else begin count2=count2+1b1;end end always @(posedge clk1hz) begin state=next_state; case(state) state0:begin if(jin) begin if(!a) begin qh=b0011;ql=b0101;a=1; r1=0;y1=0;g1=1; r2=1;y2=0;g2=0; end else begin if(!qh!ql) begin next_state=state1;a=0; qh=b0000;ql=b0000; end else if(!ql) begin ql=b1001;qh=qh-1b1; end else begin ql=ql-1b1; end end end end state1:begin if(jin) begin if(!a) begin qh=b0000;ql=b0101;a=1; r1=0;y1=1;g1=0; r2=1;y2=0;g2=0; end else begin if(!ql) begin next_state=state2;a=0; qh=b0000;ql=b0000; end else begin ql=ql-1b1; end end end end state2:begin if(jin) begin if(!a) begin qh=b0010;ql=b0101;a=1; r1=1;y1=0;g1=0; r2=0;y2=0;g2=1;