强烈推荐第八章Synplify综合.pptVIP

综合 综合Synthesis ，简单地说就是将HDL代码转化为门级网表的过程，Synplify 对电路的综合包括三个步骤表示如下： 1 HDL compilation： 把HDL的描述编译成已知的结构元素 2 Optimization ：运用一些算法进行面积优化和性能优化，使设计在满足给定性能约束的前提下，面积尽可能的小。这里Synplify进行的是基本的优化与具体的目标器件技术无关 3 Technology mapping ：将设计映射到指定厂家的特定器件上，针对目标器件结构优化，生成作为布局布线工具输入的网表 优选 * 工程文件 工程文件*.prj 以tcl 的格式保存以下信息设计文件约束文件综合选项的设置情况等 Tcl 脚本 Tcl Tool Command Language 是一种非常流行的工业标准批处理描述语言常用作软件应用的控制 应用Synplify 的Tcl script 文件设计者可以用批处理命令的形式执行一个综合也可以一次执行同一设计多个综合尝试不同的器件不同的时延目标不同的约束条件Synplify 的script 文件以*.tcl 保存 优选 * 约束文件 约束文件采用Tcl ，以（*.sdc ）保存用来提供设计者定义的时间约束、综合属性、供应商定义的属性等。 约束文件既可以通过SCOPE创建编辑，也可以使用文正编辑器创建编辑。可被添加到在工程窗口的代码菜单中，也可以被Tcl script 文件调用。 宏库 Synplify 在它内建的宏库中提供了由供应商给出的宏模块比如一些门电路计数器寄存器I/O模块等你可以把这些宏模块直接例化到你的设计中去 优选 * 属性包 Synplify为VHDL提供了一个属性包，在Synplify_install_dir/lib/vhd/synattr.vhd 。内容有时间约束，如对黑匣子的时间约束，供应商提供的一些属性，还有一些综合属性以帮助你实现你的综合目的。使用时只需在VHDL源文件的开头加入以下属性包调用语句 library synplify; use synplify.attributes.all; 优选 * 四、用户界面 优选 * 五、工程流程 1)Create Project 2)Add Input Files 3)Create or Edit Implementation ?Pick Device ?Global Clock Frequency 4) Souce check 5) Set Constaint file and optimization 6)Click on the Button 7)View/Analyze Results and export files 优选 * 1 创建工程—使用project wizard 工程向导 1）启用工程向导 优选 * 工程名 2）指定工程名称和路径 优选 * 3）添加工程文件 优选 * 1 创建工程---使用工具栏快捷按钮 1）方法一、点击File-New 优选 * 方法二 优选 * 方法三 优选 * 2）添加文件 优选 * 2 源代码错误检查 ?包括两个层次 –语法错误检查 –综合错误检查 ?推荐在代码调试阶段使用代码错误检查工具，及时发现问题 优选 * 综合检查 优选 * 3 使用rtl观察编译结果 执行 run/compile only命令 优选 * 4 使用scope设计综合约束文件 或单击 按钮 优选 * SCOPE窗口 优选 * 1)Clock 定义一个信号作为时钟 Enable 标志约束是否生效 Clock 说明时钟信号名 Value 说明时钟的数值单位为Mhz或ns Units 说明Value一栏的单位Mhz或ns Duty cycle 说明时钟的占空比单位是ns或% Units 说明时钟的占空比的单位ns或% Improve 希望改善由这个时钟控制的寄存器的路径延迟的数量 这个数值可以根据Synplify的时间报告中关于相关寄存器的路径延迟的负裕量给出这是一个高级用户选项 Route 希望改善由这个时钟控制的寄存器的路径延迟的数量 与Improve有所不同的是这一栏的数值应填入布局布线工具的时间报告与Synplify的时间报告相差的数值这也是高级用户选项Improve和Route可以同时使用 Units 说明Improve和Route选项的单位只能是ns Comments 允许你加入一些注释 优选 * 2) Clock to Clock 说明不同时钟间沿到沿的延迟,可以用来定义不同时钟 控制的触发器之间的最大允许延迟说明一条时钟间的 False Path 或是描述一个不对称占空情况的时钟 Clock1 说明第一个时钟的名字 Edg