用390做定时式报时数字钟.docVIP

PAGE PAGE 3 目录 TOC \o \h \z \u 目录 1 应用软件介绍 1 Max+plus II介绍 1 实验内容 3 一、 设计任务与要求 3 二、 数字钟的组成框图 3 实验过程 4 一、 秒计时电路设计 4 1． 秒计时的电路图 4 2． 秒计时的编译波形 5 二、 分计时电路设计 5 1． 分计时的电路图 5 2． 分计时的编译波形 6 三、 时计时电路设计 6 1． 时计时的电路图 6 2． 时计时的编译波形 7 四、 报时电路设计 7 1． 报时电路 7 五、 校时电路设计 8 1． 校时电路 8 2． 校时电路编译波形 8 六、 计时电路设计 9 七、 数码显示电路设计 9 八、 整体电路 10 Max+plus II使用过程 11 实习心得 12 参考文献 13 应用软件介绍 Max+plus II介绍 软件功能简介 MAX+plusⅡ（Multiple Array and Programming Logic User System）开发工具是美国Altera 公司推出的一种EDA 工具，具有灵活高效，使用便捷，易学易用的特点。Altera 公司在推出各种CPLD 和FPGA 的同时也在不断地升级相应的开发工具软件，已从早期的第一代A+plus、第二代MAX+plus 发展到目前的第三代MAX+plus II 和第四代Quartus。使用MAX+plus Ⅱ软件，设计者无需精通器件内部的复杂结构，只需熟悉所用的设计输入工具，如硬件描述语言、原理图等进行输入，MAX+plusⅡ自动将设计转换成目标文件下载到器件中去。 软件开发系统的特点 多平台系统 MAX+plusⅡ的设计输入、处理与校验功能一起提供了全集成化的可编程开发工具，可以加快动态调试，缩短开发周期。 开放的界面 MAX+plusⅡ可与其它工业标准的设计输入、综合和校验工具链接。具有EDIF，VHDL，Verilog HDL 以及其他的网表接口，便于与许多公司的EDA 工具接口，包括Cadence，Mentor，Synopsys，Synplicity，Viewlogic等公司提供的EDA 工具的接口。 模块组合式工具软件 MAX+plusⅡ具有一个完整的可编程逻辑设计环境，包括设计输入、设计处理、设计校验仿真和下载编程四个模块，设计者可以按设计流程选择工作模块。 与结构无关 MAX+plusⅡ支持Altera 的Classic、MAX5000、MAX7000、FLEX8000、FLEXlOK 等可编程器件系列，提供工业界中唯一真正与结构无关的可编程逻辑设计环境。 硬件描述语言 MAX+plusⅡ支持各种HDL 硬件设计输入语言，包括VHDL、VerilogHDL 和Altera 的硬件描述语言AHDL。 实验内容 设计任务与要求 设计并制作一台能显示小时、分、秒的数字钟。具体要求如下： 完成带时、分、秒显示的24h计时功能； 能完成整点报时功能，要求当数字钟的分和秒计数器计到59min51s时，驱动音响电路，四高一低，最后一声高声结束，整点时间到； 完成对“时”和“分”的校时，并能对秒计数器清零。 数字钟的组成框图 该数字钟由振荡器、分频器、秒计数器、分计数器、小时计数器、校时电路、报时电路和显示电路等几部分组成。其组成框图如下图所示： 译码显示电路 译码显示电路 秒计数器 分计数器 小时计数器 秒 计数器 分 计数器 小时 计数器 分频器校时 校时 电路 报时 电路 分频器 校时 校时 电路 报时 电路 秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计时器。每累计60s发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”业采用60进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24h的累计。整点报时电路是根据计时系统输出状态产生一个脉冲信号，然后去触发音频发声器实现报时。校时电路是用来对“时”、“分”显示数字进行校对调整。计数器清零是对“秒计数器”进行清零。 实验过程 秒计时电路设计 秒计时的电路图 秒计时的编译波形 分计时电路设计 分计时的电路图 分计时的编译波形 时计时电路设计 时计时的电路图 时计时的编译波形 报时电路设计 报时电路 校时电路设计 校时电路