testbench时钟信号的编写(verilog).docVIP

下载本文档

67
0
约1.68千字
约 2页
2020-08-12 发布于浙江
举报
版权申诉

testbench时钟信号的编写(verilog).doc

1、本文档共2页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

testbench时钟信号的编写?? 2011-01-13 11:07:38|??分类： \o "FPGA的分享" FPGA的分享 |??标签： clock?? parameter?? reg?? 占空比?? time_period?? |举报 |字号大中小?订阅 /*******************************************************????? 时钟信号的编写*******************************************************/'timescale 1ns/1ps //定义时间单位/时间精度/******************占空比50%(采用initial)**************/parameter TIME_PERIOD = 10;reg clock;initialbeginclock = 0;//初始化clock为0forever?? # (TIME_PERIOD/2) clock = ~clock;?end /******************占空比50%(采用always)***************/parameter TIME_PERIOD = 10;reg clock;initialclock = 0;//初始化clock为0always# (TIME_PERIOD/2) clock = ~clock; /******************非50%占空比(采用always)*************/parameter HI_TIME = 5,??? LO_TIME = 10;reg clock;alwaysbegin# HI_TIME clock = 0;# LO_TIME clock = 1;end /***********固定数目时钟占空比50%(采用initial)*********/parameter PULSE_COUNT = 4,??? TIME_PERIOD = 10;reg clock;initialbeginclock = 0;//初始化clock为0repeat (2*PULSE_COUNT)?? # (TIME_PERIOD/2) clock = ~clock;?end /****************相移时钟信号(采用always)**************/parameter HI_TIME = 5,??? LO_TIME = 10,??? PHASE_SHIFT = 2;reg?? absolute_clock;wire derived_clock;alwaysbegin# HI_TIME absolute_clock = 0;# LO_TIME absolute_clock = 1;end assign # PHASE_SHIFT derived_clock = absolute_clock;