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Verilog HDL 语言基础知识
先来看两个 Verilog HDL 程序。
例 6.1 一个 8 位全加器的 Verilog HDL 源代码
module adder8(cout,sum,ina,inb,cin);
output[7:0] sum;
output cout;
input[7:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin; // 全加
endmodule
【例6.2 】一个 8 位计数器的 Verilog HDL 源代码
module counter8(out,cout,data,load,cin,clk);
output[7:0] out;
output cout;
input[7:0] data;
input load,cin,clk;
reg[7:0] out;
always @(posedge clk)
begin
if(load)
out=data;
else
out=out+cin;
end
assign cout=outcin;
endmodule
从上面的例子可以看出 :
① Verilog HDL程序是由模块构成的。 每个模块的内容都是嵌在 module 和 endmodule
两个语句之间，每个模块实现特定的功能，模块是可以进行层次嵌套的。
②每个模块首先要进行端口定义，并说明输入 (input) 和输出 (output) ，然后对模块
的功能进行逻辑描述。
③Verilog HDL 程序的书写格式自由，一行可以写几个语句，一个语句也可以分多行
写。
④ 除了 endmodule 语句外，每个语句的最后必须有分号。
⑤ 可以用 /* …… */ 和 // …… 对 Verilog HDL 程序的任何部分作注释。
。
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6.1.2 Verilog HDL 模块的结构
Verilog HDL的基本设计单元是 模块 (block) 。一个模块是由两部分组成的， 一部分
描述接口 ; 另一部分描述逻辑功能， 即定义输入是如何影响输出的。 下面举例说明， 图 6.1
示出了一个 与- 或- 非 门电路。
A 1
3
B 2
F
C 1
3
D 2
图 6.1 与- 或-
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