基于FPGA的24×24位低功耗乘法器的设计研究.pdfVIP

基于 FPGA 的 24×24 位低功耗乘法器的设计研究 摘 要:通过对现有编码算法的改进,提出一种新的编码算法,它降低功耗的方法是通过减少部 分积的数量来实现的。因为乘法器的运算主要是部分积的相加,因此,减少部分积的数量可 以降低乘法器中加法器的数量,从而实现功耗的减低。在部分积的累加过程中,又对用到的 传统全加器和半加器进行了必要的改进,避免了 CMOS 输入信号不必要的翻转,从而降低了 乘法器的动态功耗。通过在 Altera 公司的 FPGA 芯片 EP2C70F896C 中进行功耗测试,给出 了测试结果,并与现有的两种编码算法进行了比较,功耗分别降低 3.5%和 8.4%。 关键词: 乘法器; 动态功耗; FPGA; ASIC 　　中图分类号:TN492-34 文献标识 :A 　　文章编号:1004-373X(2010)22-0015-04 　　Design of 24×24 bit Low-power Multiplier Based on FPGA 　　XING Jin-peng1, LI Zhe-ying2 　　(1. School of Electronic and Information Engineering, BEijing Jiaotong University, Beijing 100044, China; 　　2. Institute of Microelectronic Application Technology, Beijing Union University, Beijing 100101, China) 　　Abstract:A new coding algorithm is introduced through improving the existed coding algorithms. The algorithm can decrease the power dissipation of multiplier with the method of reducing the number of partial production. The main operation of multiplier is the sum of partial productions, so this method can decrease the number of adder in multiplier and decrease the power dissipation of multiplier. During the sum of partial productions, it improves the basic structure of the traditional full-adder and half-adder, and reduces the activity rate of the input signal of CMOS, so decreases the dynamic power dissipation. Through comparison with multipliers which are designed with existed coding algorithms, the power dissipation of the improved coding algorithm is decreased by 3.5% and 8.4%.Keywords: multiplier; low-power dissipation; FPGA; ASIC 　　收稿日期:2010-05-29 　　0 引 言 　　乘法器被广泛应用于各种数字电路系统中,如 DSP、数字图像处理等系统。随着便携 电子设备的普及,系统的集成度越来越高,这也对产品的功耗及芯片的散热提出了更高的要 求。本文提出了一种新的编码算法,通过这种算法实现的乘法器可以进一步降低功耗,从而 降低整个电子系统的功耗。 　　1 乘法器结构 　　本文介绍的 24×24 位乘法器的基本结构如图 1 所示。其中,“降低乘数中‘1’的数量”实 现对乘数 y 的编 ,以降低乘数 y 中“1”的数量,这可以在“部分积产生电路”中降低部分积的 数量,“部分积产生电路”产生的部分积在“改进后的阵列加法器”和“超前进位加法器”中相加, 最后得到乘积 z。 　　图 1 乘法器结构图 　　2 降低部分积数量的编码算法 　　设 x,y 是被乘数和乘数,它们分别用 24 位二进制数表示,最高位是符号位,z 是乘积,用 4