第2章P0-P3口地另一种2.docxVIP

P0－P3 口的结构和原理 输入 /输出引脚 P0、 P1、 P2、 P3 1） P0 口（ P0.0-P0.7， 39-32 脚）： P0 口是一个 双功能 的 8 位并行端口，字节地址为 80H，位地址为 80H～ 87H。 端口的各位具有完全相同但又相互独立的电路结构， P0 口某一位的位电路结构如图所示。 1．位电路结构 P0 口某一位的电路包括： 1）一个数据输出锁存器，用于数据位的锁存。 2）两个三态的数据输入缓冲器， 分别是用于 读锁存器数据 的输入缓冲器和读引脚数据 的输入缓冲器。 3）一个多路转接开关 MUX ，它的一个输入来自锁存器的 Q 端，另一个输入为“地址 /数据”信号的反相输出 。MUX 由“控制”信号控制， 实现锁存器的输出和地址 /数据信号之间的转接。 （4）数据输出的控制和驱动电路，由两个场效应管（ FET）组成。 2．工作过程分析 （ 1） P0 口用作地址 /数据总线 外扩存储器或 I/O 时， P0 口作为单片机系统 复用的 地址 /数据总线使用。当作为地址或数据输出 时，“控制”信号为 1，硬件自动使转接开关 MUX 打向上面，接通反相器的输出，同时使与门处于开启状态。 例如：当输出的地址 /数据信息为 1 时，与门输出为 1，上方的场效应管导通，下方的场效应管截止， P0.x 引脚输出 为 1；当输出的地址 /数据信息为 0 时，上方的场效应管截止，下方的场效应管导通， P0.x 引脚输出 为 0。 输出电路是 上、下两个场效应管形成 的推拉式结构 ，大大提高了负载能力， 上方的场效应管这时起到 内部上拉电阻 的作用。 P0 口作为 数据输入时 ，仅从外部存储器 （或 I/O）读入信息，对应的 “控制”信号为 0，MUX 接通锁存器的 Q 端。 由于 P0 口作为地址 /数据复用方式访问外部存储器时， CPU 自动 向 P0 口写入 FFH，使下方场效应管截止 ，上方场效应管由于控制信号为 0 也截止，从 而保证数据信息的 高阻抗输入，从外部存储器输入的数据信息直接由 P0.x 引脚 通过输入缓冲器 BUF2 进入内部总线。 P0 口是具有高电平、低电平和高阻抗 3 种状态的端口 。因此， P0 口作为地 /数据总线使用时是一个真正的双向端口，简称 双向口 。 2） P0 口用作通用 I/O 口 当 P0 口不作为系统的地址 /数据总线使用时，此时 P0 口也可作为通用的 I/O 口使用。 作通用的 I/O 口时，对应的“ 控制”信号为 0，MUX 打向下面，接通锁存器的 Q 端，“与门”输出为 0，上方场效应管截止，形成的 P0 口输出电路为漏极开路输出。【 OC 门，需要外接电阻】 P0 口作输出口时 ，来自 CPU 的“写”脉冲加在 D 锁存器的 CP 端，内部总线上的数据写入 D 锁存器，并由引脚 P0.x 输出。 例如：当 D 锁存器为 1 时，Q 端为 0，下方场效应管截止， 输出为漏极开路，此时，必须外接上拉电阻才能有高电平输出 ；当 D 锁存器为 0 时，下方场效应管导通， P0 口输出为低电平。 P0 口作输入口使用时 ，有两种读入方式 ：“读锁存器” 和“ 读引脚 ”。 CPU 发出“ 读锁存器” 指令时，锁存器的状态 由 Q 端经上方的三态缓冲 BUF1 进入内部总线； CPU 发出“读引脚 ”指令时， 如果锁存器的输出状态 Q=1（即 Q 端为 0），而使下方场效应管截止， 引脚的状态 经下方的三态缓冲器 BUF2 进入内部总线。 3． P0 口的特点 P0 口为双功能口—— 地址 /数据复用口 和通用 I/O 口 。 （1）当 P0 口用作地址 /数据复用口 时，是一个真正的 双向口 ，输出低 8 位地址和输出 /输入 8 位数据。 （2）当 P0 口用作通用 I/O 口时，由于需要在片外接上拉电阻， 端口不存在高阻抗（悬浮）状态，因此是一个 准双向口 。 为保证引脚信号 的正确读入，当 P0 口由原来输出转变为输入时，应先置锁存器的 Q 端为 1，方可执行输入操作。 单片机复位后，锁存器自动被置 1； P0 口大多作为地址 /数据复用口使用，就不能再作为通用 I/O 口使用。 2） P1 口（ P1.0-P1.7， 1-8 脚）： 单功能的 I/O 口，字节地址为 90H，位地址为 90H～ 97H。P1 口某一位的位电路结构如图所示。 1．位电路结构 P1 口位电路结构由以下 三部分组成 ： （1）一个数据输出锁存器，用于输出数据位的锁存。 （2）两个三态的数据输入缓冲器 BUF1 和 BUF2，分别用于 读锁存器数据和读引脚数据 的输入缓冲。 （3）数据输出驱动电路，由一个场效应管（ FET）和一个片内上拉电阻组 成。 2．工作过程分析