第5章-Verilog HDL语法规范（第5讲）-5.5.pdf

Verilog HDL语言规范 Verilog HDL数据类型 Verilog HDL数据类型包括： 值的集合 网络和变量 向量 隐含声明 网络类型 寄存器类型 整数/实数/时间 数组 参数 Verilog名字空间 Verilog HDL数据类型 --值的集合 Verilog HDL有下列四种基本的值：  0 逻辑0或“假”状态。  1 逻辑1或“真”状态。  x （X ） 未知状态，对大小写不敏感。  z （Z ） 高阻状态，对大小写不敏感。 Verilog HDL数据类型 --值的集合 注意： 这四种值的解释都内置于语言中. 一个为z的值总是意味着高阻抗。 一个为0的值通常是指逻辑0 。 在门的输入或一个表达式中的为‘z ’的值通常解释成‘x ’。 Verilog HDL数据类型 --网络和变量 在Verilog HDL中，根据赋值和对值的保持方式不同，可 将数据类型主要分为两大类： 网络型 变量型 特别要注意：这两类数据代表了不同的硬件结构！！！ Verilog HDL数据类型 --网络和变量 网络表示器件之间的物理连接，需要门和模块的驱动。 网络类型不保存值（除trireg类型以外），其输出始终根据输入 的变化而变化。 对于没有声明的网络，默认为1位（标量）wire类型。 Verilog HDL禁止再次声明已经声明过的网络、变量或参数。 Verilog HDL数据类型 --网络和变量 声明网络类型的语法格式如下： net_type [range] [delay] net_name [,net_name]; 其中：  net_type 表示网络类型数据。  range 用来表示数据为标量或矢量。若没有声明范围，则表示数据为1 位的标量。否则，由该项指定数据的矢量形式。  delay 指定仿真延迟时间。  net_name 网络名字。可以一次定义多个网络，多个网络之间用逗号隔开。 Verilog HDL数据类型 --网络和变量 声明网络类型的Verilog HDL描述的例子 wand w; // 一个标量wand网络类型 tri [15: 0] bus; // 16位三态总线网络类型 wire [0: 31] w1, w2; // 两个32位网络类型，MSB为bit0 Verilog HDL数据类型 --网络和变量 变量是对数据存储元件的抽象。 从当前赋值到下一次赋值之前，变量应当保持当前的值不变。 程序中的赋值语句将引起保存在数据元件中值的改变。 注：  对于reg，time和integer这些变量类型数据，它们的初始值应当是x 。  对于real和realtime变量类型数据，默认的初始值是0.0。  如果使用变量声明赋值语句，则变量将声明赋值语句所赋的值作为初值，这与 initial结构中对变量的赋值等效。  在变量数据类型中，只有reg和integer变量型数据类型是可综合的，其它是不 可综合的。 Verilog HDL数据类