Vivado集成开发环境Verilog HDL设计流程.pdf

Vivado集成开发环境 --Verilog HDL设计流程 Vivado工具的诞生 全球知名的可编程逻辑器件生产厂商-美国Xilinx公司， 于2012年发布了新一代的Vivado集成开发环境，目前 最新版本为2018.2 强调IP设计思想 包括IP封装 积木块式的系统构建方法 集成HLS高级综合工具，用户使用C语言对算法建模，然后通 过HLS转换成HDL语言，这是设计方法学的重要转变。 集成System Generator工具和Model Composer工具 使用Mathlab Simulink工具构建数字信号处理系统 Vivado工具设计流程 C源文件 ` 高级综合 DSP设计 IP集成 （嵌入式，逻辑、 （System Generator ） 定制IP DSP） IP封装 源文件- RTL系统级集成 IP 目录 RTL，网表、 Xilinx IP 约束 第三方IP 用户IP 综合 设计分析 约束 仿真 实现 调试 交叉检测 编程和调试 ECO 设计目标 使用硬件开发平台上的两个开关作为逻辑输入量a和b, 在FPGA内使用逻辑资源实现六种逻辑运算，包括 ab → z0 ~(ab) → z1 a | b → z2 ~(a | b) → z3 a ^ b →z4 a ^~ b →z5 使用硬件开发平台上的六个LED灯来显示六种逻辑运算 的结果。 Vivado HDL基本设计流程 --框图表示 建立新的设计工程 生成比特流文件 添加新的设计文件 详细描述（Elaboration ） 下载设计到FPGA 行为级仿真 生成PROM文件 设计综合（Synthesis ） 烧写到SPI Flash 设计约束（Constraint ） 设计验证