第5章-Verilog HDL语法规范（第2讲）-5.2.pdf

Verilog HDL语言规范 Verilog HDL程序结构 描述复杂的硬件电路，设计人员总是将复杂的功能划分 为简单的功能，模块是提供每个简单功能的基本结构。 1. 设计人员可以采取“自顶向下”的思路，将复杂的功能模块 划分为低层次的模块。 2. 自顶向下的设计方式有利于系统级别层次划分和管理，并提 高了效率、降低了成本。 Verilog HDL程序结构 使用Verilog描述硬件的基本设计单元是模块（module ）。 复杂电子电路的构建，主要是通过模块的相互连接调用来实 现的。 在Verilog 中，将模块包含在关键字module、endmodule之内。 Verilog 中的模块类似C语言中的函数，它能够提供输入、输 出端口，通过例化调用其他模块。 该模块可以被其它模块例化调用，模块中可以包括组合逻辑 部分和时序逻辑部分。 Verilog HDL程序结构 一个模块通过它的端口（输入/输出端口）为更高层的设 计模块提供必要的连通性，但是又隐藏了其内部的具体实 现。 这样，在修改其模块的内部结构时不会对整个设计的其余部分 造成影响。 Verilog HDL程序结构 Module 模块名（端口列表） 端口定义 input 输入端口 output 输出端口 inout 输入/输出端口 数据类型说明 wire reg parameter 逻辑功能定义 assign always function task …… endmodule Verilog HDL程序结构 Verilog结构位于在module和endmodule声明语句之间，每 个Verilog程序包括端口定义、数据类型说明和逻辑功能定 义部分。 模块名 是模块唯一的标识符。 端口列表 是由模块各个输入、输出和双向端口组成的一个端口列表。 Verilog HDL程序结构 数据类型说明 用来说明模块内用到的数据对象是网络类型还是变量类型。 逻辑功能定义 通过使用逻辑功能语句实现具体的逻辑功能。 Verilog HDL程序结构 对于Verilog语言来说，有下面的特征： 每个Verilog HDL程序源文件都以.v作为文件扩展名。 Verilog HDL 区分大小写，也就是说大小写不同的标识符是 不同的。 Verilog HDL程序的书写与C语言类似，一行可以写多条语句， 也可以一条语句分成多行书写。 每条语句以分号结束，endmodule语句后不加分号。 空白（新行、制表符和空格）没有特殊意义。 Verilog HDL程序结构 --模块声明 模块声明包括模块名字，模块的输入和输出端口列表。模 块的定义格式如下： module module_name(port_name1,…,port_namen); …. 其中： ….  module_name为模块名，是该模块的唯一标识。  port_name为端口名，这些端口名使用“，”分割。 …. endmodule Verilog HDL程序结构 --模块端口定义 端口是模块与外部其它模块进行信号传递的通道（信号 线），模块端口分为输入、输出或双向端口。 1．输入端口的定义格式 input input_port_name, ...other_inputs...; 其中： input为关键字，用于声明