VHDL——如何写简单的testbench.docVIP

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2020-08-21 发布于浙江
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VHDL——如何写简单的testbench.doc

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弄了好长时间vhdl，一直对testbench很迷惑。前几天静下心来好好看了下资料，终于会写简单的testbench了。 ?六进制计数器的代码 [c-sharp]? \o view plain view plain \o copy copy library?ieee;?? use?ieee.std_logic_1164.all;?? use?ieee.std_logic_arith.all;?? --use?ieee.std_logic_unsigned.all;?? ?? entity?cnt6?is?? ??port?? ??(clr,en,clk?:in?std_logic;?? ??q??:out??std_logic_vector(2?downto?0)?? ??);?? end?entity;?? ?? architecture?rtl?of?cnt6?is?? signal?tmp??:std_logic_vector(2?downto?0);?? begin?? ??process(clk)?? --????variable?q6:integer;?? ????begin?? ??????if(clkevent?and?clk=1)?then?? ????????if(clr=0)then?? ??????????tmp=000;?? ????????elsif(en=1)?then?? ??????????if(tmp=101)then?? ????????????tmp=000;?? ??????????else?? ????????????tmp=unsigned(tmp)+1;?? ??????????end?if;?? ????????end?if;?? ??????end?if;?? ??????q=tmp;?? --??????qa=q(0);?? ?--?????qb=q(1);?? ?--?????qc=q(2);?? ??end?process;?? end?rtl;?? ? 六进制计数器testbench的代码 [c-sharp]? \o view plain view plain \o copy copy library?ieee;?? use?ieee.std_logic_1164.all;?? ?? entity?cnt6_tb?is???? end?cnt6_tb;?? ?? architecture?rtl?of?cnt6_tb?is?? ??component?cnt6?? ????port(?? ??????clr,en,clk?:in?std_logic;?? ??????q??:out??std_logic_vector(2?downto?0)?? ??????);?? ??end?component;?? ?? ??signal?clr??:std_logic:=0;?? ??signal?en???:std_logic:=0;?? ??signal?clk??:std_logic:=0;?? ??signal??q???:std_logic_vector(2?downto?0);?? ???? ??constant?clk_period?:time?:=20?ns;???? ??begin?? ????instant:cnt6?port?map?? ????(?? ??????clk=clk,en=en,clr=clr,q=q?? ??????);?? ??clk_gen:process?? ??begin?????? ????wait?for?clk_period/2;?? ????clk=1;???? ????wait?for?clk_period/2;?? ????clk=0;?? ??end?process;?? ???? ??clr_gen:process?? ??begin?? ????clr=0;?? ????wait?for?30?ns;?? ????clr=1;?? ????wait;?? ??end?process;?? ?????? ??en_gen:process?? ??begin?? ????en=0;?? ????wait?for?50ns;?? ????en=1;?? ????wait;?? ??end?process;?? end?rtl;?? ? 其实testbench也有自己固定的一套格式，总结如下： [c-sharp]? \o view plain view plain \o copy copy --测试平台文件(testbench)的基本结构?? library?ieee;?? use?ieee.std_logic