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FPGA电路设计 FIFO源代码 `define ADDR_WIDTH 8 // 地址位宽 `define DATA_WIDTH 8 // 数据位宽 `define RAM_WIDTH 8 //RAM 数据位宽 `define RAM_DEPTH 256 //RAM 深度 module fifo_test(clk_100M, // 写时钟 clk_5M, // 读时钟 rst_n, // 全局复位信号 wr_en, // 写使能 低有效 rd_en, // 读使能 低有效 wr_data, //8 位数据输入 rd_data, //8 位数据输出 wr_full, // 写满标志 高有效 rd_empty); // 读空标志 高有效 // 输入信号 input clk_100M; input clk_5M; input rst_n; input wr_en; input rd_en; input[`DATA_WIDTH-1:0] wr_data; output reg [`DATA_WIDTH-1:0] rd_data; output reg wr_full; output reg rd_empty; reg [`RAM_WIDTH-1:0] mem[`RAM_DEPTH-1:0]; // 8 位 256 单元 reg[`ADDR_WIDTH-1:0] wr_addr; // 8