第4章锁存器与触发器.pptVIP

4.2.2 D 锁存器的基本原理 2. 传输门控 D 锁存器 图 4.8 （ a ）所示是另一种 D 锁存器的电路结 构，多见于 CMOS 集成电路。它与图 4.7 （ a ） 所示电路的逻辑功能完全相同，但数据锁 存不使用逻辑门控，而是在双稳态电路基 础上增加两个传输门 TG 1 和 TG 2 实现的。 4.2.2 D 锁存器的基本原理 图 4.8 传输门控 D 锁存器 4.2.2 D 锁存器的基本原理 图 4.8 传输门控 D 锁存器 4.2.2 D 锁存器的基本原理 电路中， E 是锁存使能信号。当 E =1 时， =0 ， C=1 ， TG 1 导 通， TG 2 断开，输入数据 D 经 G 1 、 G 2 两个非门， 使 ， ，如图 4.8 （ b ）所示的简图所示。显然， 这时 Q 端跟随输入信号 D 的变化。当 E =0 时， =1 ， C=0 ， TG 1 断开， TG 2 导通，构成类似双稳态电路，如图 4.8 （ c ） 所示。由于 G 1 、 G 2 输入端存在的分布电容对逻辑电平有 暂短的保持作用，此时，电路将被锁定在 E 信号由 1 变 0 前 瞬间 D 信号所确定的状态。读者可用表 4.3 来验证图 4.8 （ a ） 所示电路的逻辑功能。由于逻辑功能完全相同，所以传输 门控 D 锁存器的逻辑符号仍如图 4.7 （ b ）所示。 C Q D ? Q D ? C 4.2.2 D 锁存器的基本原理 例 4.3 图 4.8 （ a ）所示电路的输入信号 D ， E 的波形如图 4.9 虚线上边所示，画出 和 输出波形。 解：根据图 4.8 （ b ） , （ c ），每当 E =1 时， Q 端波形跟随 D 端变化，当 E 跳变为 0 时，锁存 器保持在跳变前瞬间的状态，可以画出和 波形，如图 4.9 虚线下边所示。 Q Q Q Q 4.2.2 D 锁存器的基本原理 图 4.9 例 4.3 的波形图 4.2.2 D 锁存器的基本原理 3. 集成 D 锁存器简介 图 4.10 所示为中规模集成的 CMOS 八 D 锁存器 74HC/HCT373 的内部逻辑电路图，其核心电路是 8 个如图 4.8 （ a ）所示的 传输门控 D 锁存器。 8 个锁存器共用同一对互补的门控信号 和 ，这对门控信号又由锁存使能信号 LE 驱动。当 LE 为高电平时允许所有 D 锁存器动作，更新它们的状态；低电 平时则保持 8 位数据不变。 8 个 D 锁存器输出端都带有三态门， 当输出三态门使能信号 为低电平时，三态门有效，输出锁 存的信号；当 为高电平时，输出处于高阻状态。这种三态 输出电路，一方面使锁存器与输出负载得到有效隔离，更重 要的是使 74HC/HCT373 可以方便地应用于微处理机或计算 机的总线传输电路。 C C OE OE 4.2.2 D 锁存器的基本原理 图 4.10 74 HC/HCT373 八 D 锁存器的内部逻辑图 4.2.2 D 锁存器的基本原理 根据 和 的不同电平， 74 HC/HCT373 可分为 三种工作模式：①使能和读锁存器（传送模式）； ②锁存和读锁存器；③锁存和禁止输出。表 4.4 所 示为其功能表。 LE OE 4.3 触发器 如前所述， D 锁存器在使能信号 E 为逻辑 1 期间更新状态， 在图 4.11 （ a ）所示的波形图中以加粗部分表示这个敏感 时段。在这期间，它的输出会随输入信号变化，从而使很 多时序逻辑功能不能实现。比如我们在后续课程中学到的 移位寄存器和计数器。实现这些功能要求存储电路对时钟 信号的某一边沿敏感，而在其他时刻保持状态不变，不受 输入信号变化的影响。这种在时钟脉冲边沿作用下的状态 刷新称为触发，具有这种特性的存储单元电路称为触发器。 不同电路结构的触发器对时钟脉冲的敏感边沿可能不同， 分为上升沿触发和下降沿触发。一般以 CP 命名上升沿触 发的时钟信号，触发边沿如图 4.11 （ b ）波形中的箭头所 示；以 命名下降沿触发的时钟信号，触发边沿如图 4.11 （ c ）中的箭头所示。 CP 4.3 触发器 图 4.11 锁存器与触发器对使能或时钟信号的不同响应 E CP CP (a) (b) (c) 4.3 触发器 在 VHDL 中，对脉冲电平敏感的锁存器和脉冲边沿敏感的触 发器的描述语句是不同的。正因为如此，这里要特别强调 锁存器与触发器在概念上的差异。 触发器按照其电路结构的不同，可以分为主从触发器和边沿 触发器。无论是哪种电路结构，触发器按照其逻辑功能的 不同，主要有 RS 型触发器、 JK 型触发器、 D 型触发器和 T 型触发器等。它们的功能可用特性表、特性方程和状态图 来描述。触发器的电路结构与逻