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仿真软件的联调Quartus II 13.1与自带modelsim_Altera 10.0dStep1
,直到没有错误为止;)、1 编写好Verilog代码后,编译(点? Start Test Bench Template Writer,
Processing ? Start 2、 接下来生成testbench文件,注意下方Message栏中,EDA Netlist Writer是否生成成功,成功的提示如下:
Step2
1、 接下来完成调用modelsim_Altera 10.0d的设置
1. 首先要在quartus 2中正确填入modelsim程序的地址:
Tools ? Options ? General ? EDA Tool Options ,如下图:
2. 因为我调用的是Modelsim-Altera,所以填入Modelsim-Altera程序所在地址:
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DD:\altera\13.1\modelsim_ase\win32aloem(注:一般只是盘符不一样,我装在 )C盘,如果你装在盘,那地址就是C:\altera\13.1\modelsim_ase\win32aloem(测试文件只接下来,就是3. 正确载入测试文件了,载入前,先要修改testbench: 是模板,要自己加入时钟信号,输入信号,即添加激励,否则无法出现仿真波形) Settings 出现如下界面:Assignments ?
i. 勾选下图的小方格,当在Quartus中编译快完成时,自带调出Modelsim_Altera;
ii. 如果你的代码是用Verilog写的,则此处要选Verilog HDL;
iii. 下面这个选项是仿真时间单位:
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仿真时)eg: `timescale 仿真时间单位时间精度/ ( `timescale 100ns/10ns时间间单位时间精度和,就比如常见的刻度尺,仿真时间单位以为单位,cm 的。是大于或等于以精度mm为单位,所以仿真时间单位时间精度Test
Compile test bench ,点选择iv.
…Benches
出现下图,点v.
…New
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出现下图:vi.先填写下图,vii.
AddTestbench空格旁的点File name ,添加生成的文件,格式是点 .vt ,目录下,可在下图的完成添加。此文件在你所建工程的simulation/modelsim/下修改:Output directory
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接下来填下面两个空白栏: viii.
XXXXXXXXX.vt
Test bench name处填入你的测试文件名:处填入测试文件的顶层模块名,即下图的Top level module in test bench(这是我的顶层名,当然你的也可以是别的名字)bitwise_xor_vlg_tst
的测试文件,即可看到)。打开该格式为(用quartus.vt 个)即可进行仿真了。(有设置完后,点OK3ix.Step3
:入进到得,可译编点面界quartus,即到下图
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Modelsim_Altera,时,调用, 在编译到99%注意左下方图
如真出现仿图下,:
注意:此时程序进入modelsim中运行,当你截下你所需要的波形后,关闭modelsim窗口,程序跳回quartus中继续执行,若不关闭modelsim窗口,quartus中的编译暂停。
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