24进制计数器设计VHDL语言.docVIP

24进制计数器设计VHDL语言： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ESJZ IS PORT( CLK :IN STD_LOGIC; --时钟 EN :IN STD_LOGIC; --使能端 CR :IN STD_LOGIC; --清零端，低电平有效 LD :IN STD_LOGIC; --数据载入控制，低电平有效 D :IN STD_LOGIC_VECTOR(5 DOWNTO 0); --载入数据端 CO : OUT STD_LOGIC; --进位 Q :OUT STD_LOGIC_VECTOR(5 DOWNTO 0) --计时输出 ); END ESJZ ; ARCHITECTURE a OF ESJZ IS SIGNAL QN :STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN --进位控制 CO=1 WHEN(QN=X23 AND EN=1) ELSE0; PROCESS(CLK,CR) BEGIN IF (CR=0)THEN QN=000000; ELSE IF (CLKEVENT AND CLK=1) THEN IF (LD=0) THEN --数据加载 QN