常见组合逻辑电路总结.pptVIP

第四部分 Verilog hDL语言 ●●●● ●●●● 第四、五、六、七章)。。。 ●●●● 主要内容: 初识 Verilog hDl Verilog HDL基础 三、 Verilog hdl行为语句 四、 Verilog hdl设计风格 五、常见组合与时序逻辑电路veri1ogHD描述 常见组合与时序逻辑电路 Verilog HDL描述 用 Verilog HDL描述电路模块小结 常用组合电路模块的设计 常用时序电路模块的设计 用 Verilog HDL描述电路模块小结 模块中最重要的部分是逻辑功能定义部分。 有3种方法可在模块中产生逻辑功能: (1)用实例元件:内置门元件、开关元件、自行设计生成的元件。(结 构描述) 如:and#2ul(q,a,b) ●端口信号名称可以采用位置关联方法和名称关联方法进行连接 ·(2)用“ assign”声明语句连续赋值。(数据流描述) 采用“ assign”语句是描述组合逻辑电路最常用的方法之 (3)用“ always”或“ initial”过程块。(行为描述) 使用nitl和 always的区别 always块既可用于描述组合逻辑,也可描述时序逻辑。 always语句是不断地重复活动的,直到仿真过程结束。但 always语 句后的过程块是否运行,则要看它的触发条件是否满足,如满足则 运行过程块一次,再次满足则再运行一次,直至仿真过程结東 “ initial块一般用于变量初始化及仿真波形产生 nitial语句只执行一次。 个模块中这三种表达方式是并发执行的,有多个实例元件 assign”声明语句、“ always块也是并发执行的。但“ always块 内是顺序执行的。 在一个模块中,使用 initial和 always语句的次数是不受限制的,它 们都是同时开始运行的。 行为描述 always或“inia过程块构成了行为级建模的基础,即所有行为级语句 只能出现在这两种块之中。 只有实例元件和“ assign连续赋值语句可以独立在块外 ●行为级描述时如果分支条件比较少,且有先后顺序,选择 if-else语句; ●如果条件分支比较多,使用case( case、 case)语句更加方便。 循环语句有4种(for、 repeat、 while、 forever),建议首选for语句。 常用组合电路模块的设计 ●组合逻辑电路在数字系统中起着基本组件的作用。 ●组合逻辑电路包括:门电路、双向三态门、加法器 多路选择器、比较器、乘法器、总线等 (一)单组合电路的描述 1、基本门电路的描述 (1)调用内置门元件描述 module gate3(F, A, B, C, D) input A, B,C, D; output F nand(F1,A,B);and(F2,Bc,D);or(F,F1,F2);∥调用内置门 endmodule (2)用 assign连续赋值语句描述 dule gate1(F, A, B, C, D) nput A, B, C, D output assign F=(~(AB)BcD);∥连续赋值语句 endmodule assign F1=-(AB); (3)用过程语句 always块描述 或 assign F2=(BcD); module gate2 (, A, B, C, D) assign F=F1F2 input A, B,C, D; output F: reg F always@( Aor b or c or d) always过程语句 F=~-(AB)(BCD); endmodule 2、三态门的描述 (1)调用内置门元件描述 bufif1 b1(out, in, en); (2)用 assign连续赋值语句描述 assign out=en in: b (3)用过程语句 always块描述 reg out; g always @(en or in) out=en in: bz. end