实验五 含异步清零和同步使能4位加法计数器的VHDL设计.pdfVIP

实验五 含异步清零和同步使能4位加法计数器的VHDL设计 一、 实验目的 1 掌握计数器的VHDL设计方法； 2 掌握异步复位和同步复位和使能的概念； 3 掌握寄存器性能的分析方法（即分析芯片所能达到的最高时钟频率）。 二、 实验内容 异步复位 位加法计数器的设计； 1 4 同步复位 位加法计数器的设计。 2 4 3 异步清0和同步时钟使能的4位加法计数器 三、 实验原理 复位：给计数器一个初值叫复位，如果所给初值为 ，则称复位为清零。 0 异步复位：复位跟时钟无关，只要复位信号的复位电平出现，计数器立即复位，如图 － 5 1 所示； 同步复位： 复位跟时钟有关，当复位信号的复位电平出现时，计数器并不立即复位，而是 要等到时钟沿到来时才复位，如图 － 所示。 5 2 异步复位 位加法计数器的 设计代码见教材 ，仿真波形如图 － 所示。 4 VHDL P122-P123 5 3 同步复位 位加法计数器的 部分代码如下，仿真波形如图 － 所示。 4 VHDL 5 4 . 图5－1 异步复位 图 － 同步复位 5 2 图 － 异步复位计数器仿真波形 5 3 图5－4 同步复位计数器仿真波形 四、 实验步骤 （一）异步复位4位加法计数器的设计 1 建立一个设计工程，工程名为CNT4B； 打开文本编辑器，建立一个 设计文件，其 代码见教材 中的例 － 2 VHDL VHDL P164 6 20，文件名存为CNT4B.VHD。注意文件的扩展名要选为.vhd，而且要求工程名、文 件名和设计实体名必须相同。 选器件： ， （旧）或 ， 目标芯片。 3 ACEX1K EP1K30TC144-3 Cyclone EP3C40Q240C8 4 编译； 5 建立波形文件，然后保存，其文件名必须与工程名一致；【波形设置：①设置仿真时间 为10us:②设置输入信号的波形：时钟周期设置为200n ，其他输入信号的波形设置参 看图 － 。】 6 3 6 仿真，观察输出波形是否正确； 7 时序分析：分析芯片所能达到的最高时钟频率。【打开时序分析器，然后执行菜单命令： analysis/register performance/start，可以看到最高时钟频率为100.00MHZ】 （二）同步复位4位加法计数器的设计 8 建立一个设计工程，工程名为CNT4B_SYS； 9 打开文本编辑器，建立一个VHDL设计文件，其VHDL代码参看异步计数器代码和实 验原理中的参考代码，文件名存为CNT4B_SYS.VHD。注意文件的扩展名要选为.vhd， 而且要求工程名、文件名和设计实体名必须相同。 选器件： ， （旧）或 ， 目标芯片。 10 ACEX1K EP1K30TC144-3 Cyclone EP3C40Q240C8 11 编译；