计算机组织与结构：LEC01_计算机系统结构基础.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * “超摩尔定律”（More than Moore，MtM）。MtM 这一新定义以及具有各种功能性的新型器件不一定遵循摩尔定律，但却能够以不同方式为用户提供额外的价值。“超摩尔定律”的做法通常会让非数字功能（例如：射频通信、电源控制、被动组件、传感器、驱动器）从系统板级转变到特定的系统级封装（SiP）或系统级芯片（SoC）的潜在解决方案，并最后进入叠层芯片系统芯片（Stacked Chip SOC，SCS）。据预测，在未来十年的末期，有必要通过引入多种新设备以加强互补金属氧化物半导体（CMOS）工艺，以超越现有CMOS 器件的性能。然而，人们认为这些新的器件很可能无法拥有CMOS 的全部功能，因此，预计未来无论是在芯片级还是在封装级，异质整合（heterogeneous integration）将以COMS 为核心整合这些新的功能。 * * * * * * * * * 我们来分析一下历史的数据 绿色的部分代表片上集成晶体管的数目，05年的时候达到10亿，2011年到百亿，2016年达到千亿 深蓝色表示时钟频率 浅蓝色表示功耗 红色表示每拍的性能（指令级并行性） * * * * * * * * * MIT 教授 Anant Agarwal 阿南特·阿加瓦尔 * Larrabee由多个x86处理器核所构成，可扩展支持8到64个处理器核，每个处理器核包含一个16路的SIMD处理单元，整个芯片支持完整的cache一致性协议，包含固定功能的纹理处理单元，结构框图如图4所示。芯片的互连网络采用双向的环形互连结构，环形的网络把所有处理器核、L2 cache、FF逻辑功能块互连在一起，环形互连每个方向的宽度为512位宽。Larrabee的设计目标是在1GHz的主频、32个处理器核的情况下，处理器的计算能力能达到1 TeraFLOPS。每个处理器核基于早期Pentium的结构。每个处理器核为双发射、按序执行、简单的5级流水、支持最新的64位x86指令，每个处理器核支持4路硬件多线程。Larrabee的最大特色是增加了512位宽的向量处理通路，向量扩充包括16路的向量ALU和向量的寄存器堆，能同时支持16个单精度的浮点或整点操作，或8个双精度的浮点操作。 这是一款CPU，而不是GPU。 提出：Software is the New Hardware ! 主要思想是使用软件来完成硬件的功能。主要优化数据级并行。 Intel的Core 2 Duo支持4路的SSE，而Larrabee支持16路向量。Core 2 Duo标量操作每拍4个操作，Larrabee标量的操作每拍2个。Core2 Duo向量操作每拍8个，Larrabee向量操作每拍160个（16×10个核）。 双向的环形的互连网络，Bi-directional ring network。每跳一拍。One clock cycle for each stop (a hop) 当大于16个core是采用层次化的环形互连。 * Tile64处理器的前身是美国MIT大学的RAW原型芯片。Tilera公司于2007年推出Tile64处理器，其集成了64个处理器核，主要面向网络和多媒体应用市场。Tile64的设计思路主要包括通过Mesh网络互连处理器核模块，片上资源为分布式的，利于提高功耗有效性，采用模块化设计，易于布局和验证等。Tilera公司还宣称将在2009年到2010年推出集成128个处理器核的芯片。 在Tile64处理器中，每个模块由处理器核、高速缓存、交换开关器组成，芯片中所有的处理器核是同构的，处理器核为三路超长指令字（VLIW）CPU，支持64位的指令，支持SIMD指令操作，能完成32位、16位和8位的SIMD操作，并且支持专用于视频和网络的指令。每个模块有一个交换开关器，独立的L1和L2 cache，L1指令和数据cache各为8KB，L2 cache为64KB，cache中集成了二维的DMA引擎，整个处理器支持分布式一致性cache，每个模块能把其他模块的L2 cache能当作一个分布式L3 cache。 Tile64处理器采用被称为iMesh的片上网络结构技术，即二维的点到点模块间Mesh互连网络，支持包交换、虫蚀路由和点到点传输，Mesh网络包含五个独立的互连网络，每个网络是32位的通道，支持全双工。其中一个是静态互连网络、四个是动态互联网络，支持模块到内存，模块到模块，模块到I/O的数据传输，一个用于系统和I/O操作传输，另一个用于处理cache失效、DMA和访存操作，其他用于模块到模块的传输以及流数据和标量数据的传输。iMesh片上网络技术支持流式的编程