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静态时序分析综述报告 ——孙声震 1． 静态时序分析 静态时序分析（STA ）就是套用特定的时序模型（Timing Model ），针对特定 电路分析其是否违反设计者给定的时序限制（Timing Constraint ）。 1．1 背景 仿真技术是 ASIC 设计过程中应用最多的验证手段，然而，现在的单片集成系 统设计正在将仿真时间推向无法容忍的极限。在最后的门级仿真阶段，针对的是 几十乃至几百万门的电路，对仿真器第一位的要求是速度和容量，因此，性能（仿 真速度）和容量（能够仿真的设计规模）是验证中的关键因素。 传统上采用逻辑仿真器验证功能时序，即在验证功能的同时验证时序，它以 逻辑模拟方式运行，需要输入向量作为激励。随着规模增大，所需要的向量数量 以指数增长，验证所需时间占到整个设计周期的50%，而最大的问题是难以保证 足够的覆盖率。鉴于此，这种方法已经越来越少地用于时序验证，取而代之的是 静态时序分析技术。 1．2 分类 静态时序分析 以分析的方式区分，可分为 Path-Based 及 Block-Based 两种。 图 1 如图 1 所示，为 Path-Based 这种分析方式。信号从 A 点及 B 点输入，经过 中间的逻辑单元，从Y 端输出。套用的 Timing Model 标示在各逻辑器件上，对于 所有输入端到输出端都可以找到相对应的延迟时间。而使用者给定的 Timing Constraint 为： 1. 信号 A 到达电路输入端的时间点为 2 （AT=2 ，AT 为 Arrival Time ）。 2. 信号 B 到达电路输入端的时间点为 5 （AT=5 ）。 3. 信号必须在时间点 10 之前到达输出端 Y （RT=10，RT 为 Required Time）。 针对 P1 及 P2 两条路径（Path）来做分析。P1 的起始点为A ，信号到达时间点 为 2 。经过第 1 个逻辑器件之后，由于有 2 单位的延迟时间，所以信号到达这个 器件输出的时间点为 4 （2+2 ）。依此类推，信号经由 P1 到达输出 Y 的时间点为 7 （2+2+3 ）。在和上述第三项Timing Constraint 比对之后，我们可以得知对 P1 这 个路径而言，时序（Timing ）是满足使用者要求的。 按照同样的方式可以得到信号经由路径 B 到达输出 Y 的时间点为 11 （5+1+3+2 ），照样和上述第三项Timing Constraint 比对，我们可以得知对 P2 这 个路径而言，Timing 是不满足使用者要求的。 对图 2 的设计而言，总共有 6 个信号路径。对于采用 Path-Based 分析方式 的STA 软件来说，它会对这 6 个信号路径作逐一的分析，然后记录下结果。 图 2 如所示，Block-Based 的分析方式的时序信息（Timing Information ）的储存不 再是以路径为单位，而是以电路节点为单位。由 Timing Constraint 我们仅能得知 A 节点的 AT 为 2，B 节点的 AT 为 5 以及Y 节点的 RT 为 10。Block-Based 的分析 方式会找出每个节点的 AT 和 RT，然后比对这两个数值。当 RT 的值大于AT 时表 示信号比 Timing Constrain 中要求的时间还早到达，如此则Timing 是满足的，反 之则不满足。 2 ． 静态时序分析 2 ．1 基本原理 静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个 路的所有时序路径，通过计算信号在路径上的延迟传播找出违背时序约束的错误， 主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延 迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽 所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷， 适合进行超大规模的片上系统电路的验证，可以节省多达 20%的设计时间。因此， 静态时序