Xilinx FPGA 引脚功能详细介绍.pptxVIP

学 海 无 涯 Ｘｉｌｉｎｘ ＦＰＧＡ 引脚功能详细介绍 注：技术交流用，希望对大家有所帮助。 IO_LXXY_# 用户 IO 引脚 XX 代表某个 Bank 内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表 bank 号 2. IO_LXXY_ZZZ_# 多功能引脚 ZZZ 代表在用户 IO 的基本上添加一个或多个以下功能。 Dn：I/O（在 readback 期间），在 selectMAP 或者 BPI 模式下，D[15:0]配置为数据口。 在从 SelectMAP 读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这 些引脚又作为普通用户引脚。 D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0 是数据的最低位， 在 Bit-serial 模式下，DIN 是信号数据的输入；在 SPI 模式下，MISO 是主输入或者从输出； 在 SPI*2 或者 SPI*4 模式下，MISO1 是 SPI 总线的第二位。 D1_MISO2，D2_MISO3：I，在并口模式下，D1 和 D2 是数据总线的低位；在 SPI*4 模 式下，MISO2 和 MISO3 是 SPI 总线的 MSBs。 An：O，A[25:0]为BPI 模式的地址位。配置完成后，变为用户 I/O 口。 AWAKE：O，电源保存挂起模式的状态输出引脚。SUSPEND 是一个专用引脚，AWAKE 是一个多功能引脚。除非SUSPEND 模式被使能，AWAKE 被用作用户 I/O。 MOSI_CSI_B_MISO0：I/O，在 SPI 模式下，主输出或者从输入；在 SelectMAP 模式下， CSI_B 是一个低电平有效的片选信号；在 SPI*2 或者 SPI*4 的模式下，MISO0 是 SPI 总线 的第一位数据。 FCS_B：O，BPI flash 的片选信号。 FOE_B：O，BPI flash 的输出使能信号 FWE_B：O，BPI flash 的写使用信号 LDC：O，BPI 模式配置期间为低电平 HDC：O，BPI 模式配置期间为高电平 CSO_B：O，在并口模式下，工具链片选信号。在SPI 模式下，为SPI flsah 片选信号。 IRDY1/2,TRDY1/2：O，在 PCI 设计中，以LogiCORE IP 方式使用。 DOUT_BUSY：O，在 SelectMAP 模式下，BUSY 表示设备状态；在位串口模式下，DOUT 提供配置数据流。 RDWR_B_VREF：I，在 SelectMAP 模式下，这是一个低电平有效的写使能信号；配置 完成后，如果需要，ＲＤＷＲ＿Ｂ可以在 BANK2 中做为Vref。 HSWAPEN：I，在配置之后和配置过程中，低电平使用上拉。 INIT_B：双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟； 在配置过程中，低电平表示配置数据错误已经发??；配置完成后，可以用来指示 POST_CRC 状态。 SCPn：I，挂起控制引脚SCP[7:0]，用于挂起多引脚唤醒特性。 CMPMOSI，CMPMISO，CMPCLK：N/A，保留。 M0，M1：I，配置模式选择。M0=并口（0）或者串口（1），M1=主机（0）或者从机（1）。 CCLK：I/O，配置时钟，主模式下输出，从模式下输入。 USERCCLK：I，主模式下，可行用户配置时钟。 GCLK：I，这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可以作 为常规用户引脚。 VREF_#：N/A，这些是输入临界电压引脚。当外部的临界电压不必要时，他可以作为;学 海 无 涯 普通引脚。当做作bank 内参考电压时，所有的VRef 都必须被接上。 多功能内存控制引脚 M#DQn：I/O，bank# 内 存 控 制 数 据 线 D[15:0] M#LDQS：I/O，bank#内存控制器低数据选通脚 M#LDQSN：I/O，bank#中内存控制器低数据选通 N M#UDQS：I/O，bank#内存控制器高数据选通脚 M#UDQSN：I/O，bank#内存控制器高数据选通 N M#An：O，bank# 内 存 控 制 器 地 址 线 A[14:0] M#BAn：O，bank# 内 存 控 制 bank 地 址 BA[2:0] M#LDM：O，bank#内存控制器低位掩码 M#UDM：O，bank#内存控制器高位掩码 M#CLK：O，bank#内存控制器时钟 M#CLKN：O，bank#内存控制器时钟，低电平有效 M#CASN：O，bank#内存控制器低电平有效行地址选通 M#RASN：O，bank#内存控制器低电平有效列地址选通 M#ODT：O，bank#内存控制器