HDL语言应用与设计试卷B卷(附答案).docVIP

中国矿业大学2010～2011学年第 二 学期 《HDL语言应用与设计 》试卷（B）卷 考试时间：100 分钟 考试方式：闭卷 学院_________班级_____________姓名 ___________学号____________ 题号 一 二 总分 得分 一、填空题（10分，每空1分） 1．用Verilog HDL进行硬件设计的过程中，开发人员通常是将设计分成三个层次进行设计,它们分别是：____________、____________、和_____________。 2．MAXPLUS2中Verilog文本设计文件的扩展名是_________。 3. Verilog中模块描述方式: _________描述、_________描述。 4. Verilog中块定义语句有两组，它们是_________ 和 _________ 。 5. Verilog中的过程块有___________、____________。 二、综合程序设计题（90分） (1)请简答或画出EDA设计的典型流程（10分） (2)写出三输入与门的verilog程序实现（行为描述方式）（10分） （3）写出下图组合电路的UDP描述（10分） （4）请编写“同时由两个时钟沿：clk1上升沿和clk2下降沿进行控制的8位移位寄存器”的Verilog语言程序（使用行为描述方式）(15分)。 （5）请用循环语句实现一个周期为60个仿真时间单位的时钟波形（10分）。 （6）画出与门（用两个与非门实现）的电路图并写出基于verilog的结构描述程序(10分) (7) 请写一个用于比较两个整数的大小的比较器程序（用Verilog 函数实现）（10分） （8）请给出如下图所示的2-4译码器的Verilog结构描述程序（其中：非门的上升延迟和下降延迟分别为1和2，与非门的上升延迟和下降延迟分别为3和4）（15分） 答案： 一： 1 行为描述 RTL方式描述 逻辑综合 2 .v 3 结构描述 行为描述 4 being end fork jojn 5 initial always 二： （1） （2） module three_input_and(a，b，c，out)； input a，b，c ； //三个输入a，b，c output out； reg out； always @(a or b or c) //敏感事件列表中包含了所有输入 begin out=abc； end endmodule （3） primitive and_or(out，a，b，c )； output out； input a ，b ，c； table //a b c ： out 0 0 0 ： 0； 0 0 1 ： 1； 0 1 0 ： 0； 0 1 1 ： 1： 1 0 0 ： 0： 1 0 1 ： 1； 1 1 0 ： 1； 1 1 1 ： 1； endtable endprimitive （4） module 8bits_shift_register(d_in，d_out，clk1，clk2)； input clk1，clk2，d_in； output d_out； reg d_out； //d_out保存1bit reg[1:7] data； // reg[1:7]保存其余7bits reg[1:4] i ； // i用于循环计数 always @( posedge clk1 or negedge clk2) begin d_out=data[1]； for ( i=1；i7；i=i+1) data[i]=data[i+1]； data[7]=d_in； end endmodule （5）module clk_gen(clk)； output clk； initial begin clk = 0； forever #30 clk = ~clk； //被指定循环执行的语句 end endmodule （6） module AND(in1，in2，and_out)； input in1，in2； output and_out； wire w1； NAND NAND1(in1，in2，w1)； NAND NAND2(w1，w1，and_out)； endmodule （7） function