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层叠设计与串扰控制 1、 层叠设计与同层串扰 很多时候，串扰超标的根源就来自于层叠设计。也就是我们第一篇文章说的设计上 先天不足，后面纠正起来会比较困难。 讲到层叠对串扰的影响，这里有另一张图片，和上文提到的参考平面的图片一脉相 承。我们能看到，层间距离H 是影响串扰的关键因素。当D=3H 的时候，不考虑K 的 话，串扰大约在10%左右。这也是所谓3H 原则的由来吧，我们在了解串扰之后，就需 要把3W 原则改为3H 原则了。 从上图还可以留意到，如果要减小串扰的话，可以减小H 或者增大D 。只不过H 太小，为了控制阻抗，线宽也会相应变小，增大加工难度，或者增加了导体损耗。而增 大D，当然会受到布线空间的约束。所以我们一直提倡的，PCB 设计是权衡的艺术，而 权衡的技巧，就来自于对理论的深入理解，以及适当的工程量化能力。 2、 层叠设计与层间串扰 提到权衡，就必须讲一下现在各种规则里面提的比较多的双带线，也就是 Dualstripline 结构。各大公司对Dualstripline 的设计都会制定非常详细的设计规则。 以Intel 的Purley 平台规则为例，为了降低成本，双带线结