基于VHDL的数字时钟设计.pdfVIP

学 海 无 涯 目 录 1 概述 1 1.1 数字时钟的工作原理 1 1.2 设计任务 1 2 系统总体方案设计 2 3 VHDL 模块电路设计 3 3.1 模块实现 3 3.1.1 分频模块pinlv 3 3.1.2 按键去抖动模块qudou 5 3.1.3 按键控制模块self1 6 3.1.4 秒、分六十进制模块cantsixty 7 3.1.5 时计数模块hourtwenty 9 3.1.6 秒、分、时组合后的模块 9 3.1.7 数码管显示模块10 3.2 数字时钟的顶层设计原理图13 3.3 系统仿真与调试14 结束语16 参考文献17 致谢18 附录 源程序代码19 0 学 海 无 涯 1 概述 1.1 数字时钟的工作原理 数字钟电路的基本结构由两个60 进制计数器和一个24 进制计数器组成，分别对 秒、分、小时进行计时，当计时到23 时59 分59 秒时，再来一个计数脉冲，则计数 器清零，重新开始计时。秒计数器的计数时钟CLK 为1Hz 的标准信号，可以由晶振 产生的50MHz 信号通过分频得到。当数字钟处于计时状态时，秒计数器的进位输出 信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计 数信号，每一秒钟发出一个中断给CPU ，CPU 采用NIOS ，它响应中断，并读出小时、 分、秒等信息。CPU 对读出的数据译码，使之动态显示在数码管上。 1.2 设计任务 设计一个基于VHDL 的数字时钟，具体功能要求如下： 1．在七段数码管上具有时--分--秒的依次显示。 2 ．时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小 时按24 进制计数，分、秒按60 进制计数。 3．整点报时，当计数到整点时扬声器发出响声。 4 ．时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现 整体清零和暂停的功能。 5．LED 灯循环显示：在时钟正常计数下，LED 灯被依次循环点亮。 1 学 海 无 涯 2 系统总体方案设计 设计一个基于VHDL 的数字时钟，我采用自顶向下分模块的设计。底层为实现 个弄能的模块，各模块由vhdl 语言编程实现：顶层采用原理图形式调用。其中底层 模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模 块、数码管显示模块共7 个模块。设计框图如下： 图2.1 数字时钟设计框图 由图 2.1 可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟 50MHZ 经过分频后产生1 秒的时钟信号，1 秒的时钟信号作为秒计数模块的输入信 号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号 作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别 送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生 得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖 动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据 按键的动作对秒、分、时进行调节。 2 学 海 无 涯 3 VHDL 模块电路设计 3.1 模块实现 由数字钟的顶层设计原理图可知：系统的外部输入即为系统的时钟信号CLK =50MHZ,系统的外部输出有蜂鸣器信号buzzer ，LED显示信号LED[3..1]和shan （与按键去抖动模块的o3相连），数码管显示信号xianshi[7..0] ，数码管位