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S0、S1、S2、S3。当且3-3
S0、S1、S2、S3。当且
仅当 So=O 时:Y=A ; S仁0 时:Y=B ; S2=0 时:Y=C ; S3=0 时:Y=D。
--解：4选1多路选择器 VHDL程序设计。
LIBRARY IEEE;
USElEEE.STD_LOGIC_1164.ALL;
ENTITY mux41a IS
PORT( A,B,C,D : IN STD_LOGIC;
S0,S1,S2,S3 : IN STD_LOGIC;
Y : OUT STD_LOGIC);
END ENTITY mux41a;
ARCHITECTURE One OF mux41a IS
SIGN
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