VHDL 8x8点阵的显示 课件.docVIP

8＊８点阵得显示 实验目得 通过用VＨDL语言设计8*8点阵得显示,掌握时序电路得设计,熟悉汉字字符显示得原理、 实验原理 利用多个数字ＬED显示器可以显示多位数字。 实验内容 用ＶHDL语言设计8＊8点阵得显示,并进行编译、波形仿真及器件编程。 仿真图如下,代码见附录 图表　 SＥQ　图表　\* ARAＢIC １ ８*8点阵得显示功能仿真图 附录 代码一、 ｌibｒaｒy　ieee; usｅ ieee.std_logic＿1１６4。ａll; use　iｅｅe。std＿logic＿arith、all; eｎｔitｙ　diａnzheｎ8　is port (ｃlｋ:in ｓtd_lｏｇic; 　reset:ｉn std＿logｉc; ｈanｇ:ouｔ　ｓtd_lｏgiｃ_vecｔor(7 dｏwnｔo 0); 　 lie:oｕt std_lｏgｉｃ_vectｏr(7　dｏwnto 0)); eｎd ｄｉanｚｈｅn8; ａrchiｔecｔurｅ zhang of dianzhen8 is ｓignal　ｃlｋ8:sｔd＿logic; bｅgiｎ prｏｃesｓ(ｃｌk,reｓｅｔ) ｖａriａbｌｅ cnｔ:integer rａnge 0 tｏ 3; ｖariaｂｌe lie8:std_ｌogiｃ_ｖector (7 downto 0); ｂegiｎ ｉf　rｅｓeｔ=1’tｈen ｌiｅ8:; ｅｌsif ｃｌk＇event aｎｄ clk=1’then if cnｔ=3 tｈｅｎ ｃlｋ８＜=ｎot ｃlｋ8; cｎt:=０; ｅlse cnt:=cｎt+1; ｅnｄ iｆ; lie８:=ｌie8(0)＆lie8(7 dｏwntｏ 1); enｄ if; lｉe＜=lie8; eｎd pｒoｃess; proceｓs(clｋ8,reset) variａblｅ　hanｇ８:stｄ＿logｉc_ｖｅｃtor(７ ｄowntｏ　0); beｇiｎ if ｒeseｔ＝１＇theｎ hang8:= elsiｆ　clk８eveｎt　and clk8＝’1’tｈen ｈang8:=haｎｇ8(0)＆haｎg8(7　ｄoｗｎtｏ 1); ｅnd if; haｎg〈＝haｎg８; end ｐrｏcess; end　zhang; 代码二、 —-汉字滚动 —－＊＊＊＊*＊*＊＊*＊＊＊＊库定义、　包定义**＊*＊*＊****＊＊＊＊＊＊*＊＊ ｌibraｒｙ　IEEE; usｅ　IEEE。STD_LOGIC_11６４、ALＬ; usｅ ＩＥＥE、ＳTD_LOＧＩC_AＲITH.ALＬ; usｅ IEＥＥ.STD_ＬOGIC＿UNＳＩGNED、ALL; —-＊＊＊*＊＊*＊**＊＊***＊＊*实体定义＊＊＊*＊＊＊**＊＊*＊＊＊****＊*＊* ＥNTIＴY　ｌeｄ88 IＳ PORT(cｌk?: IN? STＤ＿LOGIＣ;—-时钟输入 ? l?: oｕt? STD_LOGIC_VECTOR(7　ｄowｎtｏ 0);--输出点阵行控制 ? 　 　l1 : ouｔ ＳＴD_ＬOGIＣ_ＶＥCTOR(７ doｗｎｔｏ 0);——数码管段扫描输出 ? 　ｌed ?: oｕt　std＿logic＿vectｏr(7　downto　0);—-数码管数据输出 　　 　belｌ : oｕt std＿logic;—-蜂鸣器输出 ｂ 　　 : oｕt　ＳTD_LOGＩC＿VEＣTOＲ(7 ｄownto 0)-—点阵列控制 ? ); END led88; 　－-＊＊**＊＊**＊**＊**＊＊**构造体定义*＊＊＊*＊*＊＊＊＊*＊*＊＊＊＊*＊＊ ARCＨＩTEＣTＵRE ａrｃｈ ＯＦ led８8 ＩＳ sigｎal ｃlk_1k :ｓｔｄ_lｏｇｉc;—－１k时钟 ｓignal　ｃlk＿1h :std_logic;—-１h时钟 siｇｎal　p,c : inteｇer range　０ ｔｏ 7; BＥGＩＮ ｂell＜=0; lｅd〈=; l1＜=; —-**＊＊＊*＊*＊＊＊*＊＊1k分频进程＊*＊*＊*＊＊＊＊＊＊**＊*＊**＊*＊＊＊＊** pｒocesｓ(ｃlｋ) ?vaｒiabｌe cnt1 : intｅgeｒ　range ０　to　１２4; vａｒｉable cnt2　: integｅr　rａngｅ ０　ｔo １99; bｅｇin ｉｆ clｋ＇eｖent aｎd ｃlｋ=１ ｔhen ?if cnt１=1２4 tｈeｎ ? ?cnt1:=0; ???if cｎｔ2=199 ｔhen ?