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第三章 设计原理 码（DS18B20 的编码是 19h）。下面 48 位是一个唯一的序列号。最后 8 位是以上 56 位的 CRC 码。64位 ROM 和 ROM 操作控制区允许 DS18B20做为单线制器件 并按照详述于“单线总线系统”一节的单线协议工作。只有建立了 ROM 操作协 议，才能对 DS18B20 进行控制操作。单线总线控制器必须提供 5 个 ROM 操作命 令其中之一： 1）Read ROM，2）Match ROM，3）Search Rom，4）Skip ROM， 5）Alarm Search。成功进行一次 ROM 操作后，就可以对 DS18b20 进行特定的 操作，总线控制器可以发出六个存储器和控制操作命令中的任一个。 64 位光刻 ROM 8 位 CRC 编码 48 位序列号 8 位产品系列编码 MSB LSB MSB LSB MSB LSB 6. CRC 发生器 DS18B20 中有 8 位 CRC 存储在 64 位 ROM 的最高有效字节中。 总线控制 器可以用 64 位ROM 中的前 56 位计算出一个 CRC 值，再用这个和存储在 DS18b20 中的值进行比较，以确定 ROM 数据是否被总线控制器接收无误。 CRC 计算等式 如下： 8 5 4 CRC=X +X +X +1 DS18B20 同样用上面的公式产生一个 8 位 CRC 值，把这个值提供给总线控制 器用来校验传输的数据。在任何使用 CRC 进行数据传输校验的情况下，总线控制 器必须用上面的公式计算出一个 CRC 值，和存储在 DS18B20 的 64 位 ROM 中的 值或 DS18B20 内部计算出的 8 位 CRC 值（当读暂存器时，做为第 9 个字节读出 来）进行比较。 CRC 值的比较以及是否进行下一步操作完全由总线控制器决定。 当在 DS18B20 中存储的或由其计算的 CRC 值和总线控制器计算的值不相符时， DS18B20 内部并没有一个能阻止命令序列进行的电路。 单线 CRC 可以用一个由移位寄存器和 XOR 门构成的多项式发生器来产生。 移位寄存器的各位都被初始化为 0。然后从系列编号的最低有效位开始， 一次 一位移入寄存器， 8 位系列编码都进入以后，序列号再进入， 48 位序列号都进入 后，移位寄存器中就存储了 CRC 值。移入 8 位 CRC 会使移位寄存器复 0。 7. 存储器 DS18B20 的存储器结构示于图 3-2。存储器由一个暂存 RAM 和一个存储高低 温报警触发值 TH 和 TL 的非易失性电可擦除（ E2）RAM 组成。当在单线总线上 通讯时，暂存器帮助确保数据的完整性。数据先被写入暂存器，这里的数据可被 读回。数据经过校验后， 用一个拷贝暂存器命令会把数据传到非易性 （E2）RAM 中。 - 13- 石河子大学学士学位论文 这一过程确保更改存储器时数据的完整性。 暂存器的结构为 8 个字节的存储器。头两个字节包含测得的温度信息。第三 和第四字节是 TH 和 TL 的拷贝，是易失性的，每次上电复位时被刷新。下面两个 字节没有使用，但是在读回数据时，它们全部表现为逻辑 1。第七和第八字节是计 数寄存器，它们可以被用来获得更高的温度分辨力。还有一个第九字节，可以用 读暂存器命令读出。这个字节是以上八个字节的 CRC 码。 8. 单线总线系统 单线总线系统包括一个总线控制器和一个或多个从机。 DS18B20 是从机。关 于这种总线分三个题目讨论： 硬件结构、 执行序列和单线信号 （信号类型和时序） 。 单线总线只有一条定义的信号线；重要的是每一个挂在总线上的器件都能在 适当的时间驱动它。为此每一个总线上的器件都必须是漏极开路或三态输出。 DS18B20 的单总线端口（ I/O 引脚）是漏极开路式的，内部等效电路见图 3-3。一 个多点总线由一个单线总线和多个挂于其上的从机构成。单线总线需要一个约 5K Ω的上拉电阻。 - 14- 第三章 设计原理 图 3-3 硬件结构 单线总线的空闲状态是高电平。无论任何理由需要暂停某一执行过程时，如 果还想恢复执行的话，总线必必须停留在空闲状态。在恢复期间，如果单线总线 处于非活动（高电平）状态，位与位间的恢复时间可以无限长。如果总线停留在 低电平超过 480μs，总线上的所有器件都将被复位。 通过单线总线端口访问 DS1820 的协议如下： *初始化 *ROM 操作命令 *存储器操作命令 *执行/数据 通过单线总线的所有执行（处理）都从一个初始化序列开始。初始化序列包 括一个由总线控制器发出的复位脉冲和跟有其后由从机发出的存在脉冲。存在脉 冲让总线控制器知道 DS18B20 在总线上且已准备好操作。 a. ROM 操作命令 一旦总线控制器探测到一个存在脉冲， 它就