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《计算机组成实验》 实验报告 An Experiment Reportof The Organization of the Computers 目录 第一章部件实验 总线传输实验 运算器部件实验 第二章整机实验 设计要求 实验原理 指令系统设计 逻辑接线表 微指令架构设计 调试程序 应用程序 第三章附录 体会与建议 程序设计探讨 第一章部件实验 1.1总线传输实验 1.1.1实验要求 把两个数据分别写入 74373和74374中，再使用RAM作中间单元来交换这两个数据。 1.1.2实验原理 本实验涉及的相关逻辑单元有：总线， 6116 （内存，RAM ）, 74245 （缓存，Buffer）, 74244 （8位三态门），74377 （D触发器），74374 （D触发器）及74373 （三态透明锁存器）。 总线IDB7?IDB0为实验箱内部总线，实验中通常将其与 L7?L0连接来指示总线各数据位 电平高低。 RAM ,即6116,为2048X 8位的静态 RAM 电路，其地址线为IAB10?IAB0，共11位， 其中最高位IAB10固定接地为0。RC为有效读信号， WC为有效写入信号，低电平有效。 Buffer为74245,有E和DIR两个引脚，E接RF,当实验中实验仪通电并按下 STEP按键 后，RF=0使得E有效从而Buffer有效。而引脚 DIR控制导通方向，DIR为0时由RAM到 总线，实现读；DIR为1时由总线到 RAM ,实现写。 74244 （8位三态门），OE为输出使能端，低电平有效。输入接 K7?K0 （ 8位开关表征 8位数据），输出接内部总线。输出有效时，把 K7?K0的数据输入到总线上。74377 （D触 发器），CK为上跳有效时钟，EN为输入允许端（实验中恒接为 0即恒有效），输入接内部 总线，输出接L8?L15，用二极管来表征 8位数字。74373 （三态透明锁存器），GT为接数 门控端，OE为输出控制。输入输出都接内部总线，当 GT为1时，将总线上的数据锁存； 当OE为1时，锁存器输出至内部总线。 74374 （D触发器），CK为电平上跳有效接数时钟， OE为输出控制。输入输出都接内部总线。当 CK电平上跳时，从总线上接数；当 OE为0 时，将数据输出至内部总线。 1.1.3实验逻辑图 图1.1 -总线传输实验逻辑框图 1.1.4程序 MODULEbuses Address Buses IAB10 PIN 45; IAB9 PIN 44; IAB8 PIN 43; IAB7 PIN 42; IAB6 PIN 41 ; IAB5 PIN 40; IAB4 PIN 39; IAB3 PIN 38; IAB2 PIN 37; IAB1 PIN 36; IAB0 PIN 35; Memory Controls RC PIN 34; WC PIN 32; Data Buses Controls B2 PIN 31 ; IDB0 PIN 30; IDB1 PIN 29; IDB2 PIN 28; IDB3 PIN 27;  IDB4 PIN 26; IDB5 PIN 25; IDB6 PIN 24; IDB7 PIN 23; Switches K15 PIN 4; K14 PIN 126 K13 PIN 124 K12 PIN 123 K11 PIN 122 K10 PIN 119 K9 PIN 117 K8 PIN 108 K7 PIN 105 K6 PIN 103 K5 PIN 99 ; K4 PIN 2; K3 PIN 6; K2 PIN 125 K1 PIN 121 K0 PIN 120 K23 PIN 118 K22 PIN 109 K21 PIN 107 K20 PIN 106 K19 PIN 104 K18 PIN 58 ; K17 PIN 57 ; K16 PIN 100 LEDs L15 PIN 98 ; L14 PIN 95; L13 PIN 93; L12 PIN 91 ; L11 PIN 89; L10 PIN 87 ; L9 PIN 85; L8 PIN 76; L7 PIN 74; L6 PIN 72 ; L5 PIN 70; L4 PIN 68 ; L3 PIN 96; L2 PIN 94; L1 PIN 92 ; L0 PIN 90; L23 PIN 88 ; L22 PIN 86; L21 PIN 77 ; L20 PIN 75; L19 PIN 73; L18 PIN 71 ; L17 PIN 69; L16 PIN 67 ;  U244A0 NODE; U244A1 NODE; U244A2 NODE; U244A3 NODE; U244A4 NODE; U24