ALU设计方案报告.docVIP

青岛理工大学 实 验 报 告 试验课程： 计算机组成原理I 试验日期： 年 9月18日， 交汇报日期： 年9月30日，成绩： 试验地点：现代教育技术中心101（计算机试验室） 计算机工程 学院，计算机科学和技术 专业， 班级：计算112班 试验指导老师：盛建伦 批阅老师： 同组学生 姓名 任师锋 秦世帅 学号 试验课题 设计一个16位ALU逻辑，决定外部端口（名称、有效电平）和内部各元件连接，画出系统框图和逻辑图，设计仿真数据，用VHDL编程和仿真。 试验内容： （1）、关键元件设计 1．4位并行进位加法器 功效要求：能完成两个4位二进制数（补码和无符号数）加法和逻辑加运算。内部有并行进位链。能够扩展成多位组。 2．组间并行进位链逻辑 功效要求：4个4位小组组间并行进位链逻辑。 将组间并行进位链逻辑和4个4位超前进位加法器连接能够组成16位 进位加法器。可参考74182逻辑函数。 3．函数发生器 功效要求：能把输入两个16位二进制数进行变换，和后面16位超前进 加法器配合完成两个16位二进制数（补码和无符号数）8种算术运算（有 些运算考虑低位来进位）和8种逻辑运算。 提醒：ALU功效参考数字逻辑课程“多功效加法器”试验 （2）、顶层设计 用层次结构设计方法设计一个16位ALU。内部包含4个4位并行进位加 法器、组间并行进位链、16位函数发生器等。 功效要求：能完成两个16位二进制数和低位来进位8种算术运算和8种逻辑运算。可参考74181 （3）、仿真 设计仿真波形数据，要考虑到全部可能情况。在试验汇报中必需清楚写明 仿真波形数据是怎样设计。 二、逻辑设计 一位全加器系统框图 SGCout S G Cout PCinba一位全加器 P Cin b a 一位全加器 端口说明： P，G：进位传输函数，进位产生函数。 S:输出 a,b：输入 cin：来自低位进位 cout：向高位进位。 推导逻辑函数。 S=a⊕b⊕cin; P=a or b; G=a and b; Cout=G+P.cin; 超前进位琏系统框图 G2P31G01C01G1G31P01P1P21P31超前进位琏 G2 P31 G01 C01 G1 G31 P01 P1 P21 P31 超前进位琏 PN1Cin1 PN1 Cin1 GN GN Carry0Carry1Carry2C Carry0 Carry1 Carry2 Carry3 P(0-3),G(0-3)：接收进位传输函数和进位产生函数端口。 C(0-3)：产生进位输出。 Cin：来自低位进位。 PN,GN：分别是组件进位传输函数和组件进位产生函数。 超前进位输出逻辑函数： Carry0=G0+P0.Cin Carry1=G1+P1.C0 Carry2=G2+P2.C1 Carry3=G3+P3.C2 GN =G3+P3G2+P3P2G1+P3P2P1G0 PN =P3P2P1P0 四位并行加法器系统框图 PNGNS0...............Cin…..b3b0a0a3S3Cout PN GN S0 ............... Cin ….. b3 b0 a0 a3 S3 Cout 四位并行加法器 M M … ……. 端口说明： M: 模式控制信号，M=0逻辑加,M=1算术加。A ,B: 输入。S：输出 Cin：来自低位进位。Cout：向高位进位。 PN，GN：分别输出片间进位传输函数和进位产生函数。 四位并行加法器逻辑图 PN1超前进位琏P0片0片3片1片2G3P3G2G1G0P1Cin PN1 超前进位琏 P0 片0 片3 片1 片2 G3 P3 G2 G1 G0 P1 Cin GNCarry0Carry1 GN Carry0 Carry1 Carry0 Carry2 Carry3 Carry3 P2 P2 CinCin Cin Cin CinCin Cin Cin CinS0S1S Cin S0 S1 S2 S3 Cout M M a0b0b1a1b2a2b3a3 a0 b0 b1 a1 b2 a2 b3 a3 片（0-3）：1位全加器。 M：模式控制信号。 G(0-3),P(0-3)：分别是组件进位产生函数和进位传输函数。 Cin：来自低位进位 Carry（0-3）：超前进位琏产生进位输出，她们分别和四位并行加法器Cin(来自低位进位)相连。Carry3没有用到。 a(0-3),b(0-3)：输入。 S(0-3)：是四位并行