《数字电子技术》黄瑞祥第五章习题答案.docxVIP

第五章 习题答案 5-1 分析题 5-1 图所示电路，画出时序图和状态图，起始状态 Q0Q1Q2Q3=0001。 解：状态图： CP Q0 Q1 Q2 Q3 0 0 0 0 1 1 1 0 0 0 2 0 1 0 0 3 0 0 1 0 4 0 0 0 1 时序图： CP Q1 Q2 Q3 5-2 分析题 5-2 图所示电路，画出电路的状态图 解：状态图: CP Q0 Q1 Q2 0 0 0 0 1 1 0 0 2 0 1 0 3 0 0 1 4 0 0 0 5-3 JK 触发器组成 5-3 图所示电路。分析该电路为几进制计数器，并画出电路 的状态图。 解：状态图： CP Q1 Q2 Q3 0 0 0 0 1 1 0 0 2 0 1 0 3 1 1 0 4 0 0 1 5 0 0 0 该电路为五进制计数器 5-4 JK 触发器促成如图 5-4 图所示的电路。 （1） 分析该电路为几进制计数器，画出状态图。 （2） 若令 K3 = 1 ，电路为几进制计数器，画出其状态图 解：（1） CP Q 1 Q 2 Q 3 0 0 0 0 1 1 0 0 2 0 1 0 3 1 1 0 4 0 0 1 5 1 0 1 6 0 1 1 7 0 0 0 为 7 进制计数器 (2) CP Q 1 Q 2 Q 3 0 0 0 0 1 1 0 0 2 0 1 0 3 1 1 0 4 0 0 1 5 1 0 0 为 4 进制计数器 5-5 试画出题5-5图(a)所示电路中 B,C端的波形。输入端A,CP波形如题 5-5 图(b) 所示，触发器的起始状态为零。 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 CP A Q0 Q1 B 5-6 分析题 5-6 图所示电路，画出电路的状态图，说明电路能否自启动 解：状态图： CP 0 1 2 3 4 5 6 7 0 0 0 0 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 0 0 0 0 0 1 0 1 0 0 0 该电路能够自启动 5-7 分析题 5-7 图所示电路，画出电路的状态图，说明电路能否自启动 CP Q4 Q3 Q2 Q1 0 0 0 0 0 1 0 0 0 1 2 1 0 0 1 3 1 1 0 1 4 1 1 1 0 5 0 1 1 1 6 1 0 1 1 7 1 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 1 1 1 0 0 1 0 0 1 0 0 1 0 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 由状态图可见，电路图能够自启动 5-8 画出题 5-8 图所示电路的状态图和时序图，简要说明电路的基本功能 解：状态图： 功能分析：根据状态图可知：电路为三位格雷码发生器。 5-9 画出题 5-9 图所示的状态图和时序图 解：状态图： 时序图： 5-10 如题 5-10 图所示， FF0为下降沿触发的 JK触发器， FF1为上升沿触发的 D触发器，试对应给定的 RD，CP,J,K 的波形，画出 Q0,Q1的波形。 5-11 试用下降沿触发的 JK 触发器设计一个同步时序电路， 要实现的状态图如题 5-11 图所示。 解： 电路图： 5-12 试用上升沿触发的 D 触发器和与非门设计一个同步时序电路， 要实现的状 态图如题 5-12 图所示。 解：电路图如下： 5-13 试用下降沿触发的边沿型 JK 触发器和与非门，设计一个按自然态序进行 的七进制同步加法计数器。 解： 电路图： 5-14 试用上升沿触发的边沿型 D触发器和与非门， 设计一个按自然态序进行计 数的十进制同步加法计数器。 解：电路图： 5-15 试用 JK 触发器设计一个同步十进制计数器，要实现的状态图如题 5-15 图所示。 解：电路图如下： 5-16 5-16 试设计一个具有如题 5-16 图所示功能的计数器电路， 图中 M为控制变量 M = 0 ，计数器为 8421 码六进制加法； M = 1，计数器为循环码六进制计 数。 5-16 5-16 试设计一个具有如题 5-16 图所示功能的计数器电路， 图中 M为控制变量 M = 0 ，计数器为 8421 码六进制加法； M = 1，计数器为循环码六进制计 数。 解：电路图如下： 5-17 试用 JK 触发器设计一个同步 2421（A）码的十进制计数器，电路的状态 图如题 5-17 图所示。 解：电路图如下： 5-19 5-19 用 JK 触发器设计一