DDR硬件设计要点说明.docx

DDF硬件设计要点 电源DDR的电源可以分为三类： a主电源VDD和VDDQ主电源的要VDDQ=VDD/DD（是给10 buffer供电的电源， VDD是给但是一般的使用中都是把 VDDQ口 VDD合成一个电源使用。 有的芯片还有VDDL是给DLL供电的，也和VDD使用同一电源即可。电源设计 时，需要考虑电压，电流是否满足要求，电源的上电顺序和电源的上电时间，单 调性等。电源电压的要求一般在土 5%^0电流需要根据使用的不同芯片，及芯片 个数等进行计算。由于DDR勺电流一般都比较大，所以PCB设计时，如果有一个 完整的电源平面铺到管脚上，是最理想的状态，并且在电源入口加大电容储能， 每个管脚上加一个100 nF ~10 nF的小电容滤波。 b参考电源Vref，参考电源Vref要求跟随VDDQ并且Vref=VDDQ/2所以可以 使用电源芯片提供，也可以采用电阻分压的方式得到。由于Vref —般电流较小， 在几个mA几十mA勺数量级，所以用电阻分压的方式，即节约成本，又能在布 局上比较灵活，放置的离Vref管脚比较近，紧密的跟随VDDQ!压，所以建议使 用此种方式。需要注意分压用的电阻在 100~10K均可，需要使用1%W度的电阻。 Vref参考电压的每个管脚上需要加10nF的点容滤波，并且每个分压电阻上也并 联一个电容较好。 类型门 工作电压卩 预 取 據 片上 ODT* 最高 管 ZQ 校 点对点 的花朴 参考电压 分成两个 VREFCA 和 VREFDQ- 封装』 SDJL1M I- 无. 无q 无」 无十 TSOP' 2.5V(SSTL2) ■ 无- 无」 无“ 无+ TSOP』 DDR2+ 1.8V(SSTL18) 4* 有“ 800 ■ 兀 无， 无? FBGA DDR3# 1/V?： 8 有」 1666 有. 有」 EBGAf VDD VKI-b 丄 R L C L 丄 R — J c C、用于匹配的电压 VTT(Tracki ng Termi nation Voltage) VTT为匹配电阻上拉到的电源，VTT=VDDQ。DDR勺设计中，根据拓扑结构的不 同，有的设计使用不到VTT,如控制器带的DDR器件比较少的情况下。如果使用 VTT,则VTT的电流要比较大的，所以需要走线使用铜皮铺过去。并且 VTT要求 电源即可以吸电流，又可以灌电流才可以。一般情况下可以使用专门为 DDRS计 的产生VTT的电源芯片来满足要求。 而且，每个拉到VTT的电阻旁一般放一个1ONf~1OOnF的电容，整个VTT电路上 需要有uF级大电容进行储能。 在华为的设计中，在使用DDRS粒的情况下，已经基本全部不使用VTT电源，全 部采用电阻上下拉的戴维南匹配，只有在使用存条的情况下才使用 VTT电源。 一般情况下，DDF的数据线都是一驱一的拓扑结构，且 DDR却DDR3部都有ODT 做匹配，所以不需要拉到VTT做匹配即可得到较好的信号质量。DDR2的地址和 控制信号线如果是多负载的情况下，会有一驱多，并且部没有 ODT其拓扑结构 为走T型的结构，所以常常需要使用 VTT进行信号质量的匹配控制。DDR3可以 米用Fly-by方式走线： 一个DDR3设计案例，来分析对比采用高阻抗负载走线和采用主线和负载走线同 阻抗两种情况的差异。 Casel:主线和负载我同一阻JL Case2:负载线采用较鬲咀拡匚二3 如上图，Casel采用的是从层控制器到各个 SDRA均为50ohm的阻抗设计。Cas 则采用了主线40ohm,负载线60ohm的设计。对此通过仿真工具进行对比分析。 Cawl:主线和负栽线同一阻抚 O屈;臭載线采用较离Ifi抚 第一片罚戟处渋磅对比 曼克塔?片戲载处渡毛对比 从以上仿真波形可以看出，使用较高阻抗负载走线的Case2在信号质量上明显优 于分支主线都采用同一种阻抗的 Casel设计。而且对靠近驱动端的负载影响最 大，远离驱动端的最末端的负载影响较小。这个正是前面所分析到的，负载的分 布电容导致了负载线部分的阻抗降低， 如果采用主线和负载线同阻抗设计， 反而 导致了阻抗不连续的发生。把负载走线设计为较高的阻抗，用于平衡负载引入的 分布电容，从而可以达到整条走线阻抗平衡的目的。 通过提高负载走线阻抗来平衡负载电容的做法，其实在以往的菊花链设计中是经 常用到的方法。DDR称这种拓扑为fly-by，其实是有一定的含义的，意在强调 负载stub走线足够的短。 时钟 DDR的时钟为差分走线，一般使用终端并联 100欧姆的匹配方式，差分走线差分 对控制阻抗为100ohm单端线50ohm需要注意的是，差分线也可以使用串联匹 配，使用串联匹配的好处是可以控制差分信号的上升沿缓度， 对EMI可能会有一 定的作用。 数据和DQS DQS言号相当于数