时序电路设计101序列检测器.pptxVIP

数字逻辑设计及应用;一．设计题目：设计 101 序列检测器 二．设计要求 要求使用状态机设计一个序列检测器，检测输入数据，当输入中出现 101 时，输出 1，否则输出为 0。 不进行重复判断，即当出现 10101…时，输出为 00100… 判断的具体流程如下： 电路复位，进入状态 S0，等待输入 S0 状态下：如果输入为 0，则停留在 S0，如果输入为 1，则跳转到S1 S1 状态下：如果输入为 0，则跳转到 S2，如果输入为 1，则停留在S1 S2 状态下：如果输入为 1，则输出 1，并跳转到 S0，如果输入为 0，则输出 0，并跳转到 S0 检测器电路实现：时钟信号，1 bit 输入待判断信号，1bit 输出判断结果。 三．设计过程 1.设计方案： 通过使用 ISE 编写 verilog 语言，实现以下过程： 1;2;3;4;abcd detector_instance(.clk(clk),.reset(reset),.ipt(ipt),.result(result)); endmodule 3.仿真结果