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卷积交织器与解交织器的 Verilog 实现 卷积交织器与解交织器的 Verilog 实现 交织器与解交织器的 Verilog 设计 引言 在数字通信中由于信道固有的噪声特性以及衰落特性 , 信息在有干 信道 不可避免的会 生差 。 了提高通信系 信息 的可靠 性，一般采用 技 来提高通信系 抗干 能力。但是当信道 生突 差 ，会造成 的 ，超 的 能力。交 技 作 一 改善通信系 性能的方式，将数据按照一定的 打乱，把原先 的差 分散开来，使突 性 化 随机性 ，能 提高通信系 抗突 差 的能力和降低 复 度。 VHDL作 一种硬件 采用的 准 言 , 降低 FPGA的 度 , 使整 个系 的 和 周期 短。本 利用 FPGA 交 , 能大大 减 路的体 , 提高 路的 定性。 卷积交织和解交织的原理 交 程可算作一个 程 , 他把 的数据 行一定的排列 合 , 提高原有 的 突 的能力。数字通信中一般采取的同步交 有 2 种 : (1) 交 也叫矩 行列 置法。可以表述 一个二 存 器 列 ( N×B) 。 交 程是数据先按行写入 , 再按列 出 ; 解交 程 相反，是数据先按 列写入 , 再按行 出。 交 构 , 但数据延 而且所需的存 器比 大。 (2) 卷 交 交 器的 入端的 入符号数据按 序分 入 B 条支路延 器 , 每一路延 不同的符号周期。第一路无延 , 第二路延 M个符号周期 , 第 三路延 2M个符号周期 , ? , 第B路延 ( B - 1 )M 个符号周期。交 器的 出端按 入端的工作 拍分 同步 出 支路 延 的数据。 卷 交 每条支路符号数据的延 拍 di = ( i - 1)M B , i = 1, 2, ? , B 。解交 器的延 数与交 器相反。 - 1 - 卷积交织器与解交织器的 VHDL实现和 FPGA实现 图 1 卷积交织器和解交织器原理图 在仔细对比块交织和卷积交织两种方法之后，考虑到缩短延时和减小器件体积，小组决定采用卷积交织的方法来设计。 然而实现卷积交织的延时方法有多种，一是采用 移位寄存器法 ，直接利用 FIFO实现每条支路的延时， 这种方法实现简单， 但是当 B与 M值较大时，需要消耗大量的寄存器 ( 图 2所示 ) ；二是利用 RAM来实现移位寄存器 的功能，通过控制读／写地址来实现每条支路延迟。 在做课程设计的过程，我们考虑过第一种方法，因为其设计思路和做法都相对简单，但是当需要较大的延时数时，移位寄存器变得很大，占用了大量的编译时间和芯片空间，实际中并不可取。 我们最终采用了 RAM 来实现移位，合理地设计读写地址按规律变化，即可实现所要的延时。下面将阐述设计细节。 2 卷积交织器和解交织器的 VHDL设计 设计要求，交织深度 B = 12 , M = 17 , 即有 12条数据通路。本小组采用 RAM 来实现输入数据的时延，按照一定的读写地址规律同时读写 RAM 中 的存储单元。实现框图如图 4 - 2 - 卷积交织器与解交织器的 VHDL实现和 FPGA实现 其中输入的数据为 16位的顺序循环序列，循环范围 0--1000，方便观察 仿真结果； 读写使能控制信号受时钟的上升沿控制； Flag端口是通道 0的标 志，使输入数据直接输出。 本设计中的 关键点是 RAM 地址的分配和读写地址的产生 。所谓 RAM 移位法是把 RAM 地址分给 12支路，每一支路对 RAM 存储单元的读写实现类似于对移位寄存器的操作。为了使所用资源最优化，采用电路计算得到 读写地址。 交织器各通道的写地址如下图所示，而读地址则在写地址的数值上加 1，通过计算可以知道，第 0通道无延时；第 1通道延时 17*1 个时钟周期； 第 2通道延时 17*2 个时钟周期 ......依此类推，第 11通道延时 17*11 个时钟周期。总共所需存储单元数为 1 + 18 + .... + 188 = 1134 ，相应的要用到地址总线为 11b。也就是说要用到 2k 的 RAM 。 图5. 交织器写地址 总结为数学计算公式， 设第 i通道的基地址为 bi(base address)，尾地址为ci，各通道的变址为 ai，则 RAM 的读写地址的变化规律为： 第i 通道读地址 : rd_add = ai + bi ; 第i 通道写地址 : wr_add = ai + bi - 1; 当 ai ≠0 wr_add = ci; 当 ai = 0 ; - 3 - 卷积交织器与解交织器的 VHDL实现和 FPGA实现 解交织器则与此相反， RAM 写地址如下 图6. 解