实验三序列信号发生器与检测器设计.docxVIP

实验三序列信号发生器与检测器设计 一、 实验目的 学习一般有限状态机的设计； 2?实现串行序列的设计。 二、 设计要求 先设计0111010011011010序列信号发生器； 11010则输出为“ 1 ”否则输 11010则输出为“ 1 ”否则输 三、 实验设备 PC机，Quartu e ii软件，实验箱 四、实验原理 1、序列信号发生器 CNT 0000 0001 0010 0011 0100 0101 0110 0111 ZOUT 0 1 1 1 0 1 0 0 CNT 1000 1001 1010 1011 1100 1101 1110 1111 ZOUT 1 1 0 1 1 0 1 0 复位信号CLRN当CLRN=0寸，使CNT=000Q当CLRN=1寸，不影响程序运行, 每来一个CLKB冲CNT加一。 2、序列信号检测器 状态转移图： 0 0 11S4 1 1 S4 五、实验步骤 1、信号发生器 1）建立工作库文件夹，输入设计项目 VHDL代码，如下: LI BRARY I EEE; USE I EEE. STD_LOGI C_1164. ALL; USE I EEE. STD_LOGI C_ARI TH. ALL; USE I EEE. STD_LOGI C_UNSI GNED. ALL; ENTI TY XLSI GNAL1 6_1 I S PORT( CLK, CLRN: I N STD_LOGI C; ZOUT: OUT STD_LOGI C); END XLSI GNAL16_1 ; ARCHI TECTURE one OF XLSI GNAL1 6_1 I S SI GNAL CNT: STD_LOGI C_VECTOR( 3 DOWNTO 0); SI GNAL ZREG: STD_LOGI C; BEGI N PROCESS( CLK, CLRN) BEGI N I F( CLRN = 0 )THEN CNT = 0000 ; ELSE I F( CLK EVENT AND CLK= 1 ) THEN CNT=CNT+ 1; END I F; END I F ; END PROCE SS; PROCESS( CNT) BEGI N CASE CNT I S WHEN 0000 = ZREG= 1 ; WHEN 0001 = ZREG= 1 ; WHEN 0010 = ZREG= 1 ; WHEN 0011 = ZREG= 0 ; WHEN 0100 = ZREG= 0 ; WHEN 0101 = ZREG= 1 ; WHEN 0110 = ZREG= 0 ; WHEN 0111 = ZREG= 1 ; WHEN 1000 = ZREG= 0 ; WHEN 1001 = ZREG= 1 ; WHEN 1010 = ZREG= 0 ; WHEN 1011 = ZREG= 0 ; WHEN 1100 = ZREG= 1 ; WHEN 1101 = ZREG= 0 ; WHEN 1110 = ZREG= 1 ; WHEN 1111 = ZREG= 1 ; WHEN OTHERS=ZREG= 0 END CASE ; END PROCESS; ZOUT= ZREG; END o n e； 2）对其进行波形仿真，如下图： d Mviei Time Bv 7.45 n* j]寸 Ploiniet 94 n￥ Interval B95 rt$ St?t End. A u* 3 f w 9 M 80 9 M 120 P M 160 P M 英 7? 45 M 7 4 5 ru J Cil k I J n^ijlHJTrLrLrLrLr cuw k L 02 2￡JUT K 0 1 J―1 1 i 1—1 ~I J一1 1 一厂 3）将其转换成可调用元件如图: .fxLSIGNALiej 1 [ CLK ZOJT F k CLRN [ .￡ r instl 2、信号检测器 1)建立工作库文件夹，输入设计项目 VHDL代码，如下： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SCHK IS PORT(DIN, CLK, CLR : IN STD_LOGIC; ss : OUT STD_LOGIC_VECTOR END SCHK; ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 5 ; SIGNAL D : STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN D = 10010 ; PROCESS( CLK, CLR ) BEGIN IF CLR = 1 THE