LCD原理及Design注意事项(1).docx

LCD原理及Design注意事項 授課人：盧副處 〃 Pan el分類及工作原理 1 〃 Panel分類：Conventional , SIP , LVDS , RSDS main board ADC Scalar R/G/B Data * Panel Source IC 亠 H/V Sync D en/D-CLK Gate IC 亠 MCU * Timi ng Con troller DC-DC(產生四組電壓) 3.3V Gamma 2. TFT LCD MODULE: AU ASICl/F + X-PCBInve rterDC AU ASIC l/F + X-PCB Inve rter DC POWER 3. Co nve ntio nal pan el: a) 15 TTL b) 15LVDS c) 17 LVDS SIP pan el可 控制液晶的顯示方式):a) 15SIP-RSDS b) 15 SIP-TTL c) 17 SIP-RSDS 備註：A)、Single pixel panel已經 phase out現都用 Double pixel panel B)、 把 Conven ti onal panel 中的 Timi ng con troller 移至 U ma in board 即為 SIP panel C)、RSDS LVDS 與 EMI 本身有關的因素，the different between RSDS LVDS is at 頻率和電壓 ⑴、TTL PANEL: 15 1024*768 @ 75Hz max pixel clock=79.8MHZVESA Table),Scalar可 programi ng 輸出 Double pixel date 可使頻率度為 79.8/2 = 40MHz，使 EMI 容易 通過，但其信號電壓較高，約 3~5V，故EMI較LVDS與RSDS PANEL稍微差 mai n board Conv. Panel mai n board Conv. Panel 備註:R.G.B有Odd.Even之分的原因； 以 TTL 15 ”為例，分辨率為 1024 * 768@75Hz;MAX PIXEL DCLK 為 79.8MHz,對 於PANEL而言,此CLK頻率太高，為了降低頻率，採用隔點掃描的技術，將頻率降為 39.9MHz,但對於 640*480@60Hz,DLK 僅有 25MHz,如在分頻則降為 12.5MHz Panel Minimum DCLK spec (30MHz),則無法顯示，為了解決這個問題，則使用補點的方式來 實現(Software will set the DCLK to panel maximum DCLK value ). 但由於上面的解法，就出現當顯示本為最低顯示頻率 640*480@70Hz,經過補點點 頻超過其他Timing成為最高，因而當測試EMI時，此Timing為必測Timing,且用DOT Pattern測試，因此畫面Data Frequency最高，最後用32灰階Check看是否有亮線 個 線太長,Drive會不夠,Bead會不良造成) 、LVDS(LOW Voltage Differential Signal) PANEL:由於 Timing Control 在 panel 一 端，故依然屬於TTL結構； a 由於17” panel的DCLK可達到135MHz,而大於60MHz時，EMI就已經很難過 了，故縱使使用TTL類似的將頻率減辦也是沒有辦法完成的，故產生了 LVDS. b、LVDS: low voltage differential signal 把 scalar輸出的信號為 7 位編碼成一位輸出， data的頻率度為原來的7倍,使用等長絞線傳輸，可使高頻信號的EMI容易通過 R0~R6——〉TX0+/TX0- R0~R6 ——〉TX0+/TX0- R7,G0~G5 -- TX1+/TX1- ■ G6 G7,B0~B4-- TX2+/TX2- B5~B7,Hs Vs,XX- TX3+/TX3- TCLKTCLK+/TCLK- TCLK TCLK+/TCLK- TxO+/ TxO-PANELTx1+/Tx1-Tx2+/Tx2-Tx3+/Tx3-TxClk+/Txclk-TxO+/ TxO-Tx1+/Tx1-Tx2+/Tx2-Tx3+/Tx3-TxClk+/Txclk-7bit編碼後成爲—?EVENLVDSODD TxO+/ TxO- PANEL Tx1+/Tx1- Tx2+/Tx2- Tx3+/Tx3- TxClk+/Txclk- TxO+/ TxO- Tx1+/Tx1- Tx2+/Tx2- Tx3+/Tx3-