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.专业整理 . 1. 具有 CLK，Q端口的简单加法计数器，要程序和最后的 RTL 图； LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC; Q : OUT INTEGER RANGE 15 DOWNTO 0); END; ARCHITECTURE behav OF CNT4 IS SIGNAL D,Q1 : INTEGER RANGE 15 DOWNTO 0; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1=D; END IF; END PROCESS; D=Q1+1; Q=Q1; END behav; 2. 具有异步清零 aclr ， CLK，Q端口的加法计数器，要程序和最后的