VerilogHDL十进制计数器实验Quartus非常详细的步骤.docxVIP

实验二 十进制计数器实验 该实验将使用 Verilog 硬件描述语言在 DE2-70 开发平台上设计一个基本时序逻辑电路 —— 1 位十进制计数器。通过这个实验，读者可以了解使用 Quartus 工具设计硬件的基本流 程以及使用 Quartus II 内置的工具进行仿真的基本方法和使用 SignalTap II 实际观察电路运 资料个人收集整 理，勿做商业用途 行输出情况。 SignalTap II 是 Quartus 工具的一个组件， 是一个片上的逻辑分析仪， 可以通 资料个人收集整理， 勿做商业用途 过 JTAG 电缆将电路运行的实际输出传回 Quartus 进行观察，从而省去了外界逻辑分析仪 时的很多麻烦。 实验步骤 3.1 建立工程并完成硬件描述设计 1. 打开 Quartus II 工作环境，如图 3-1 所示。 图 3-1 Quartus II 工作环境界面 2. 点击菜单项 File-New Project Wizard 帮助新建工程。参看图 3-2。 图 3-2 选择 New Project Wizard 打开 Wizard 之后，界面如图 3-3 所示。点击 Next，如图 3-3。 第23页共208页 1/37 实验二 十进制计数器实验 图 3-3 New Project Wizard 界面 输入工程工作路径、工程文件名以及顶层实体名。