半导体封装过程wire-bond-中-wire-loop-的研究及其优化.pdfVIP

南京师范大学 电气与自动化科学学院 毕业设计（论文） 半导体封装过程 wire bond 中wire loop 的研究及其优化 专 业 机电一体化 班级学号 学生姓名 刘晶炎 单位指导教 储焱 学校指导教 张朝晖 评阅教 2005 年 5 月 30 日 摘要 在半导体封装过程中，IC 芯片与外部电路的连接一段使用金线（金线 的直径非常小0.8--2.0 mils ）来完成，金线wire bond 过程中可以通过控制不 同的参数来形成不同的loop 形状，除了金线自身的物理强度特性外，不同 的loop 形状对外